• 한국통신학회논문지
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• 제30권6A호
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• pp.526-534
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• 2005

본 논문은 SMDL을 이용하여 임베디드 프로세서 코어를 자동 생성해 주는 임베디드 코어 자동 생성 시스템의 구조와 동작에 대해 설명하고 있다. 이러한 SMDL 기술을 통해 제안된 시스템에서는 파이프라인 구조의 데이터패스와 컨트롤 유닛으로 구성된 메모리 모듈을 가진 프로세서 코어를 생성하게 된다. 생성된 코어는 메모리 억세스를 정상적으로 수행할 수 있도록 멀티 싸이클 인스트럭션을 지원하고, 파이프라인 프로세서 상에서 생길 수 있는 파이프라인 해저드를 처리할 수 있다. 실험 결과를 통해서 생성된 코어의 정확성을 확인할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.955-958
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• 2003

본 논문에서는 개방형 파이프라인 구조를 이용한 8비트 500Msamples/s ADC를 제안하였다. 8-비트의 해상도에 적합하면서 전력 소모가 적은 5 단 파이프라인 구조로 설계하였으며, 고속 동작에 적합하게 MUX 스위치에서 선택한 신호를 인터폴레이션하는 개방형 구조를 채택하였다. 전력 소모와 전체 칩 면적을 줄이기 위해서, 각 단에서 필요한 신호의 수를 줄이도록 설계하였다. 설계된 ADC 는 3 개의 신호를 이용하여 구현 함으로서 각 단에서의 증폭기 수틀 줄일 수 있었다. 또한 1.8V 의 낮은 전원 전압에 의한 작은 입력 범위에서 8-비트의 해상도를 만족하기 위해서 Offset Cancellation 기법을 사용하였다. 제안된 ADC 는 0.18μ m 일반 CMOS 공정을 이용하여 설계되었으며 시뮬레이션 결과 500Msamples/s에서 220mW의 전력 소모를 가지며, 1.2Vp-p (Differential) 입력 범위에 대해서 약 48dB의 SNDR을(8-비트의 해상도) 가짐을 확인할 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.839-842
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• 2003

본 논문에서는 MPEG-4 디블록킹 필터를 매크로블록 단위의 효율적인 파이프라인 구조를 사용하여 구현하였다. MPEG-4 QCIF/CIF 영상 시퀀스의 디블록킹 필터링 효과를 보일것이며, 디블록킹 필터링의 많은 계산량을 줄임과 동시에 낮은 클록에서 실시간 처리할 수 있는 구조를 제안하였다. 대부분 블록기반의 비디오 코딩 시스템에서, 블록 에지 효과는 블록기반 영상 압축에 치명적인 화질 저하를 나타낸다. 특히 압축 비율이 커질수록 화질 저하는 뚜렷하다. 그래서, 영상 후처리 기술로서 디블록킹 필터를 사용하여 블록 에지 영향을 줄임으로써 영상 화질을 향상시킨다. 그러나 디블록킹 필터의 주요 단점은 많은 계산량을 요구하고 있어서 구현에 어려움이 있다. 이 문제를 해결하기 위해, MPEG-4 디블록킹 필터를 매크로 블록단위의 파이프라인 구조로 설계하였고, 실시간으로 동작하는 MPEG-4 SP@L2의 비디오 코덱 칩을 구현하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 춘계학술발표대회
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• pp.1713-1716
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• 2005

최근 3 차원 그래픽 영상의 복잡도가 점점 증가함에 따라, 가시성 선별에 관련된 연구는 3 차원 렌더링 프로세서 설계에 있어서 중요한 핵심 연구 중 하나가 되었다. 본 논문에서는 기존의 픽셀 캐쉬의 정보를 이용하여 가시성 선별을 수행하는 새로운 래스터라이제이션 파이프라인을 제안하고 있다. 제안 구조에서는 가시성 정보를 관리하기 위해서 계층적 z-버퍼 (HZB)와 같이 규모가 큰 별도의 하드웨어를 추가하지 않고, 픽셀 캐쉬에 저장되어 있는 데이터를 참조하여 주사 변환 과정에서 가시성 선별을 수행하고 있다. 캐쉬에서 접근 참조 실패된 프리미티브에 대해서는 픽셀 래스터라이제이션 파이프라인의 z-테스트 과정에서 은면 제거를 수행하도록 하였고, 선 인출 기법을 적용하여 픽셀 캐쉬의 접근 실패에 따른 손실을 줄여주었다. 실험 결과, 제안 구조는 일반 픽셀 파이프라인 구조에 비해 약 32%, HZB 구조에 비해 약 7%의 성능 향상을 보이고 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (3)
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• pp.34-36
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• 2001

상위 수준 합성 과정에서 스케줄링은 하드웨어 동작을 표현한 연산들이 주어진 제약 조건을 만족하며 최적의 제어단계에 배정되도록 하는 과정이며 스케줄 결과는 목적 하드웨어의 면적과 실행속도에 많은 영향을 준다. 파이프 라인은 순차적인 데이터 입력을 중첩 수행하여 실행 속도와 자원 이용률을 동시에 증가시키는 방법이다. 상위 수준에서 파이프라인 데이터 패스를 합성하기 위한 기존의 스케줄링 알고리즘들은 고정된 데이터 입력 간 격열을 기반으로 제안된 것이 대부분이며, 가변 데이터 입력 간격을 지원하는 스케줄링 알고리즘으로는 시간 제약 하의 자원최소화 알고리즘[5]이 제안되었다. 본 논문에서는 가변데이터 입력 간격을 지원하는 자원 제약하의 실행 시간 최소화 알고리즘을 제안한다. 이를 위해 연산의 스테이지 인덱스가 초기에 고정되는 시간제약하의 스케줄링 알고리즘[5]을 응용하여 자원제약하의 스케줄 진행과정에서 증가되는 제어단계에 따라 스테이지 인덱스가 변경 될 수 있도록 하고 점진적인 모빌리티 축소에 의해 스케줄한다. 제안된 스케줄링 알고리즘의 실험 결과는 다양한 자원제약과 입력 간격렬에 대하여 제약조건을 만족하는 효과적인 스케줄 결과를 유도한다.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2015년도 추계학술대회
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• pp.15-16
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• 2015

해저파이프라인 및 해저케이블 설치해역이 대수심으로 이동함에 따라 육지와는 다른 열악한 시공 환경에 놓이게 된다. 이때 파이프라인 및 케이블이 매설되는 해저지반 상태와 작업이 이루어지는 해역의 해상조건 등은 작업효율에 영향을 미치기 때문에 효율적인 시공이 필요하다. 본 논문은 구조물 매설에 앞서 해저지반 굴삭 작업을 수행하기 위해 ROV 트렌쳐의 하단에 장착되는 워터젯 굴삭기의 작업효율 및 시공성능 추정에 관한 연구이다. 먼저 전산유체해석을 통해 워터젯 굴삭기의 굴삭효율을 극대화할 수 있는 노즐 수량을 정하였고, 모형실험을 수행하여 굴삭기의 시공성능을 예측할 수 있는 최대 굴삭심도 및 최대 굴삭속도를 파악하였다. 이를 바탕으로 실제 운용중인 워터젯 굴삭장비들과 시공성능을 비교 분석하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.157-159
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• 2016

3가지 마스터키 길이 128/192/256 비트를 지원하는 파이프라인 LEA(Lightweight Encryption Algorithm) 크립토 프로세서를 설계하였다. 높은 처리율을 얻기 위해 16개의 라운드 스테이지가 파이프라인 방식으로 동작하며, 각 라운드 스테이지는 128비트 데이터패스를 갖도록 설계하였다. 설계된 LEA 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx ISE로 합성한 결과, 최대 동작주파수 122MHz로 동작하여 7.8Gbps의 성능을 갖는 것으로 평가되었다.

• 천문학회보
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• 제37권2호
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• pp.155.1-155.1
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• 2012

한국천문연구원에서 개발 중인 외계행성 탐색시스템(Korea Microlensing Telescope Network, KMTNet)은 칠레, 남아프리카 공화국 및 호주에 3대의 동일한 사양을 갖는 1.6m 광시야 망원경과 $18K{\times}18K$ 모자이크 CCD 카메라를 설치하여 우리은하 중심방향에 대한 24시간 측광 모니터링을 통해 외계행성을 발견하는 것을 주된 연구목표로 가지고 있다. 특히 3개 관측소 중 가장 좋은 시상조건을 갖는 칠레 관측소의 경우에는 하룻밤에 최대 200GB의 관측 자료를 생산하고, 관측된 영상을 관측 다음날 네트워크를 통하여 모두 한국으로 가져온 후 일괄 자료처리과정을 거쳐 측광자료로 변환할 계획이다. 이에 우리는 효율적인 자료처리를 위해 관측영상을 특정 크기로 자르고 클러스터 시스템을 이용하여 분산 처리할 수 있는 파이프라인을 개발하였다. 이 발표에서는 우리가 구현한 KMTNet 자료처리 파이프라인의 전반적인 구성과 모의 관측 자료를 이용한 성능시험 결과 및 향후 영상자료의 증가에 따른 저장장치와 클러스터 시스템의 확장 계획에 대해 소개한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2001년도 추계학술발표논문집 (상)
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• pp.711-714
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• 2001

본 논문에서는 파이프라인 구조를 이용하여 고성능 1 차원 이산 웨이블렛 변환 필터를 설계하였다. 각 레벨에서 입력이 다운샘플링(downsampling, decimation)되므로 각 레벨의 하드웨어를 폴딩(folding) 기법을 이용하여 곱셈기와 덧셈기를 공유함으로써 복잡도를 개선하였다. 즉, 제안한 구조에서는 레벨 2 와 레벨 3 에서 폴딩된 구조의 C.S.R(Circular Shift Register)곱셈기와 덧셈기를 사용함으로써 하드웨어 효율(hardware utilization)을 각 레벨에서 100%로 높일 수 있다. 또한, 홀수와 짝수의 샘플을 병렬로 입력함으로써 단일 입력의 시스템과 비교할 때, 동일 시간에 병렬화 만큼의 이득을 얻을 수 있었고, 필터 계수는 미러 필터(mirror filter)의 특성을 이용하여 쳐대한 고역 필터(high pass filter)와 저역 필터(low pass filter)의 계수들을 공유함으로써 곱셈기와 덧셈기의 수를 반으로 줄였다. 그리고 임계 경로(critical path)를 줄이기 위한 파이프라인 레지스터를 삽입하여 고성능 시스템을 구현하였다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2002년도 춘계학술발표논문집(상)
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• pp.223-228
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• 2002

숫자를 인식하는 방법에는 여러 가지가 있지만 단일 인식기를 구성하는 경우보다 다중 인식기를 이용하는 방법이 뛰어나다는 연구 발표가 있었다. 그래서 다중 인식에 대한 연구가 활발히 진행되고 있는데, 다중 인식기를 이용하는 방법에는 크게 직렬 조합형과 병렬 조합형이 있는데, 직렬 조합형은 인식기를 파이프라인 처럼 구성하여 순차적으로 인식하는 방법이고, 병렬조합형은 인식기를 병렬로 구성하여 인식기들의 결과를 조합하여 얻어내는 방법이다. 본 논문에서는 무제약 필기체 숫자를 인식하기 위한 병렬 파이프라인 다중 인식기의 구조와 결합 방법을 제안 하고자 한다. 조선대학교 필기체 숫자 데이터를 이용하여 실험한 결과 기존의 방법보다 비교적 높은 인식률을 나타내었다.