• The Journal of Korean Institute of Communications and Information Sciences
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• v.24 no.12A
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• pp.2008-2014
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• 1999

IDDQ testing is an effective testing method to detect various physical defects occurred in CMOS circuits. In this paper, we consider intra-gate shorts within circuit under test and implement IDDQ test pattern generator to find test patterns which detect considered defects. In order to generate test patterns, gate test vectors which detect all intra-gate shorts have to be found by type of gates. Random test sets of 10,000 patterns are applied to circuit under test. If an applied pattern generates a required test vector of any gate, the pattern is saved as an available test pattern. When applied patterns generate all test vectors of all gats or 10,000 patterns are applied to circuit under test, procedure of test pattern generation is terminated. Experimental results for ISCAS'85 bench mark circuits show that its efficiency is more enhanced than that obtained by previously proposed methods.

• Journal of KIISE:Software and Applications
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• v.32 no.7
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• pp.592-600
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• 2005

Systematically extracting the test patterns of hot spots in an object-oriented software framework is a prerequisite for thoroughly testing the framework's functionality in a variety of contexts in which the framework is extended for reuse. This paper proposes a method for analyzing the design patterns and extracting the test patterns from the interaction test patterns of hot spots in an object-oriented framework. Based on the design pattern of the framework's hot spot, our method captures the object behavior allowed in that hot spot by means of statecharts, which are then used to generate the interaction test patterns and test cases. The generated test patterns and test cases can be applied repeatedly to applications which are built from extending the framework.

• Journal of the Korea Society of Computer and Information
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• v.3 no.2
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• pp.99-104
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• 1998

In this paper I designed test pattern generator which will be completely detected the faults of multi-stage Logic Circuit. 1 generated this pattern using the test pattern generation Logic Circuit. The generated test patterns compared with the exhausted testing was decreased pattern. This test pattern generator will detect the all single stuck-at faults in the multi-stage Logic Circuit. The choice of which of the many I.C testing methods to use can have a effect on the success or failure of the fault detected. One of the most important considerations is cost and designed test pattern generator is very low cost type.

• Proceedings of the Korean Information Science Society Conference
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• 2004.04b
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• pp.427-429
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• 2004

잘 설계된 모든 객체지향 구조들은 패턴들로 가득 차 있다는 점에서 볼 때, 디자인 패턴은 상당히 유용하다. 특히 정확성. 강건성, 유연성, 재사용성, 효율성 측면에서 볼 때, 디자인 패턴은 충분히 가치가 있다. 이 논문에서는 디자인 패턴을 사용한 소프트웨어에서 테스트 가능성은 어떻게 달라지는지를 분석하고자 한다. 테스트 가능성을 측정하는 메트릭을 이용하여, 패턴이 적용된 소프트웨어와 적용되지 않은 소프트웨어에서의 메트릭을 분석한다. 측정된 값은 디자인 패턴을 사용하지 않은 소프트웨어에 비해, 사용한 소프트웨어에서 몇몇 메트릭이 낮은 값을 보였다 이것은 디자인 패턴을 적용하는 것이 오류의 가능성이나 테스트 케이스의 수를 줄여 준다는 것을 의미한다. 또한 어떤 디자인 패턴이 적용되었는지를 알고 있을 때 그 디자인 패턴에 맞는 테스트 케이스가 무엇인지 분석하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.6
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• pp.72-84
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• 2000

The test patterns for path delay faults consist of two patterns. So in order to test the delay faults, a new weight generation algorithm that is different from the weight generation algorithm for stuck-at faults must be applied. When deterministic test patterns for weight calculation are used, the deterministic test patterns must be divided into several subsets, so that Hamming distances between patterns are not too long. But this method makes the number of weight sets too large in delay testing, and may generate inaccurate weights. In this pater, we perform fault simulation without pattern partition. Experimental results for ISCAS 89 benchmark circuits prove the effectiveness of the new weight generation algorithm proposed in this paper.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11b
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• pp.379-381
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• 2005

비기능적 테스트 기법 중 하나인 볼륨 테스트의 목적은 테스트 대상 시스템이 명세에 정의된 최대 한도까지 자원을 활용하는 환경에서도 안정적으로 동작하는가를 검증하는 것이다. 본 문서는 이런 볼륨 테스트의 대상과 고려사항을 정의하고, 테스트 우선 순위, 테스트 케이스 구조와 볼륨 증가 패턴 일 그 구현 방법을 상위 레벨에서 기술하여, 재활용 가능한 볼륨 테스트 패턴을 제시한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.9
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• pp.85-95
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• 2004

As the design complexity increases, it is a major problem that the size of test pattern is large and power consumption is high in scan, especially system-on-a-chip(SoC), with the automatic test equipment(ATE). Because static compaction of test patterns heads to higher power for testing, it is very hard to reduce the test pattern volume for low power testing. This paper proposes an efficient compression/decompression algorithm based on run-length coding for reducing the amount of test data for low power testing that must be stored on a tester and be transferred to SoC. The experimental results show that the new algorithm is very efficient by reducing the memory space for test patterns and the hardware overhead for the decoder.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 1996.10a
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• pp.106-110
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• 1996

고밀도 집적회로(VLSI)의 설계 과정에 있어 테스트(test)는 매우 중요한 과정으로서, 회로내의 결함(fault)을 찾기 위해 일련의 입력값을 넣어 그 출력값으로 고장 여부를 판단한다. 회로의 테스트를 위하여 사용되는 일련의 입력값을 테스트패턴(test pattern)이라 하며 최고 2n개의 테스트패턴이 생성될 수 있다. 그러므로 얼마나 작은 테스트패턴을 사용하여 회로의 결함 여부를 판단하느냐가 주된 관점이 된다. 기존의 테스트 패턴 생성 알고리즘인 휴리스틱(heuristic)조건에서 가장 큰 문제점은 빈번히 발생하는 백트랙(backtrack)과 이로 인한 시간과 기억장소의 낭비이다. 본 논문에서는 이러한 문제점을 보완하기 위해 퍼지 기법을 이용한 새로운 알고리즘을 제안한다. 제안된 기법에서는 고장신호 전파과정에서 여러개의 전파경로가 존재할 때, 가장 효율적인 경로를 선택하는 단계에서 퍼지 관계곱(Fuzzy Relational Product)을 이용한다. 이 퍼지 기법은 백트랙 수를 줄이고 기억장소와 시간의 낭비를 줄여 테스트 패턴 생성의 효율을 증가시킨다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.4
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• pp.50-50
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• 2001

IDDQ 테스트는 CMOS VLSI 회로에서 발생 가능한 여러 종류의 물리적 결함을 효율적으로 검출 할 수 있는 테스트 방식이다. 본 논문에서는 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 IDDQ 테스트 알고리즘을 이용하여 패턴 생성기를 개발하였다. 고려한 합선고장 모델은 회로의 레이아웃 정보에 의존하지 않으며, 내부노드 혹은 외부노드에 한정시킨 합선고장이 아닌 테스트 대상회로의 모든 노드에서 발생 가능한 단락이다. 구현된 테스트 패턴 생성기는 O(n2)의 복잡도를 갖는 합선고장과 전압 테스트 방식에 비해 상대적으로 느린 IDDQ 테스트를 위해서 새롭게 제안한 이웃 조사 알고리즘과 고장 collapsing 알고리즘을 이용하여, 빠른 고장 시뮬레이션 시간과 높은 고장 검출율을 유지하면서 적은 수의 테스트 패턴 생성이 가능하다. ISCAS 벤치마크 회로의 모의실험을 통하여 기존의 다른 방식보다 우수한 성능을 보였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2014.11a
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• pp.190-193
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• 2014

본 논문에서는 4K UHD (Ultra High Definiation) 디스플레이 기기들의 품질 측정을 위해 TTA 4K 방송용 비디오 모니터 테스트 항목과 내용을 소개한다. 이를 통해서 테스트 패턴 설계에 대한 요구사항을 정리하여 4K 디스플레이에 적용 가능한 계측용 테스트 패턴과 육안확인용 테스트 패턴을 제안한다. 본 논문에서 제안하는 테스트 패턴을 통해 4K UHD 디스플레이 기기들의 적절한 평가와 성능 측정이 가능해지며 아울러 관련 장비를 개발하는 입장에서 객관적 측정 평가뿐만 아니라 육안평가도 손쉽게 할 수 있을 것으로 기대된다.