• Journal of KIISE:Computing Practices and Letters
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• v.14 no.5
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• pp.487-491
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• 2008

This paper proposes the Byzantine fault tolerant clock synchronization scheme for wireless sensor networks to cope with the clock synchronization disturbance attack of malicious nodes. In the proposed scheme, a node which is requiring clock synchronization receives 3m+1 clock synchronization messages not only from its parent nodes but also from its sibling nodes in order to tolerate malicious attacks even if up to m malicious nodes exist among them. The results show that the proposed scheme is 7 times more resilient to the clock synchronization disturbance attack of malicious nodes than existing schemes in terms of synchronization accuracy.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.372-376
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• 2007

분산처리 시스템은 네트워크로 연결된 프로세서들로 구성되며, 시스템 내의 각 프로세서는 고유한 클럭을 갖는다. 글로벌 시간 기준으로 볼 때 수행중인 프로세스가 유지하는 시간은 분산시스템 각각 차이가 있을 수 있으므로 일관성 있는 시간관리가 필요하다. 본 논문에서는 TMO-eCos를 기반으로 하는 분산 처리 시스템에서 각 분산 시스템간 발생할 수 있는 클럭의 불일치 문제를 해결하기 위한 클럭 동기화 기법에 관해 논한다. 점진적인 클럭 동기화 알고리즘을 구하기 위해 마스터 노드의 클럭을 글로벌 클럭으로 가정하고 슬레이브 노드들은 마스터 노드의 클럭으로 동기화하는 방법에 대하여 정의하였다. 정의한 알고리즘을 시현하기 위한 분산 노드 간 로봇 제어 프로그램을 소개 한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.11a
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• pp.451-452
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• 2009

IEEE 1588은 대칭 망에서만 정확한 클럭 동기화를 제공하는 문제점이 있다. 이를 해결하기 위해 Enhanced IEEE 1588이 제안되었지만, 단순히 비대칭 링크 율만을 고려했다는 한계를 가진다. 본 논문에서는 비대칭 율이 매우 크며 클럭 동기화 정확성에 영향을 미칠 수 있는 요소를 사용한 비대칭 망 환경에서도 정확한 클럭 동기화를 제공할 수 있는 새로운 알고리즘을 제안한다.

• Proceedings of the Korea Multimedia Society Conference
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• 2000.11a
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• pp.335-342
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• 2000

멀티미디어 정보를 처리하기 위해서 필수적으로 필요한 기술이 멀티미디어 동기화를 구성하는 것이다. 본 논문에서는 두 시스템 사이의 클럭 동기를 맞추어 주기 위하여 가상 클럭(VGC : Virtual Global Clock)을 제안하였다. Loop flack 방법에 의한 제안된 가상 클럭은 통신이 가능한 모든 환경에 적용할 수 있다

• Proceedings of the Korean Society of Computer Information Conference
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• 2013.07a
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• pp.69-72
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• 2013

본 논문은 TPSN 알고리즘의 시각 동기화 오차를 개선하기 위하여 Imote2 센서 노드의 클럭 드리프트 특성을 적용하는 개선된 TPSN 알고리즘을 제안한다. 클럭 드리프트의 원인은 주로 수정발진기에 기인한다. 본 연구에서는 온도 및 습도 등 환경 조건이 비슷할 경우에 드리프트가 크게 차이나지 않는다는 실험 결과에 따라 드리프트의 평균값을 구하고 이를 TPSN 동기화 오차 보정에 사용한다. 이때 적용되는 드리프트 특성 값은 센서 노드 설치 이전에 미리 측정하여야 한다. 실험을 통하여 본 논문에서 제안한 개선된 TPSN 알고리즘이 동기화 오차 개선에 효과적임을 확인하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.39B no.5
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• pp.296-303
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• 2014

Reference Broadcast Synchronization (RBS) is one of the most prominent synchronization protocols in wireless sensor nework. Given that the broadcasting medium is available, RBS can give very high accuracy of synchronization. However, RBS uses instantaneous synchronization and results in time discontinuity, which might cause serious faults in the distributed system. Also, RBS lacks packet loss tolerance, which brings about degraded performance in severe conditions of wireless channel. In this paper, the problem of time discontinuity in RBS is pointed out and the effect of packet loss on the performance of RBS is examined. Then, a continuous synchronization and a packet loss tolerance mechanism for RBS are proposed, and the result is verified through simulations.

• Proceedings of the KAIS Fall Conference
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• 2009.05a
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• pp.746-749
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• 2009

유비쿼터스 센서 네트워크에서 사용되는 센서노드는 동종의 센서 노드와 많은 수의 이기종 센서 노드들을 포함하게 된다. 이기종 센서노드들간의 시간동기화로 인한 배터리 전력소모를 최소화하기 위해서 본 논문에서는 싱크노드 아래에 있는 싱크노드와 클럭소스가 같은 동종 센서노드를 시간동기 마스터로 설정하고, 싱크노드와 다른 클럭소스를 가지는 다수의 이기종 센서노드를 마스터 아래에 속하는 시간동기 슬레이브로 설정하여 시간동기 마스터가 동작을 개시할 때에만 시간동기 슬레이브 노드들이 동작하도록 동기화하는 이기종 센서노드들의 시간동기화 기법을 제안한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.10
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• pp.63-68
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• 2004

A high-resolution synchronous mirror delay (SMD) is proposed in order to reduce the clock skew between the external clock and the infernal clock of a chip. The proposed SMD reduces the clock skew in two steps. Coarse locking is achieved by the SMD. Fine locking is achieved by the successive approximation register-controlled DLL. The total locking time is 10 clock cycles. Simulation results show that the proposed SMD operates with 50psec clock skew at 182MHz and consumes 17.5mW at 3.3V supply voltage in a 0.35 um 1-poly 4-metal CMOS technology.

• The Journal of the Korea Contents Association
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• v.5 no.4
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• pp.227-236
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• 2005

We study, in terms of VoIP user assessment of voice quality, the synchronization of measurement system is important. Commonly the synchronization system uses NTP(Network Time Protocol) or GPS(Global Positioning System), these synchronization method has time error of distance, system overhead of data processing, and system specialized clock error. we propose and implement the synchronization method to correct time error between two measurement system in the internet. So the time synchronization of systems can get time error, then user assessment of voice quality become reliable.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.26 no.10
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• pp.1537-1544
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• 2022

When designing chip, it considers design specification, timing problem, and clock synchronization on place & route (P&R) process. P&R process is complicated because of considering various factors. Chip uses clock tree synthesis (CTS) to reduce clock path delay. The purpose of this study is to examine shallow-CTS algorithm for checking clock tree synthesizable. Using open source Parser-Verilog, register transfer level (RTL) synthesizable Verilog file is parsed and it uses Pre-CTS and Post-CTS process that is included shallow-CTS. Based on longest clock path in the Pre-CTS and Post-CTS stages, the standard deviation before and after buffer insertion is compared and analyzed for the accuracy of CTS. In this paper, It is expected that the cost and time problem could be reduced by providing a pre-clock tree synthesis verification method at the RTL level without confirming the CTS result using the time-consuming licensed EDA tool.