본 논문에서는 무선 센서 네트워크에서 클럭 동기화 시 악의적인 노드의 클럭 동기화 방해 공격에 대처하기 위한 비잔틴 오류 감내 클럭 동기화 기법을 제안한다. 제안 기법은 클럭 동기화를 요구하는 노드가 m개의 악의적인 노드에 대처하기 위해 부모 노드뿐만 아니라 형제 노드로부터 3m+1개의 클럭 동기화 메시지를 수신하여 클럭동기화를 진행한다. 시뮬레이터를 이용한 성능 평가를 통하여, 제안 기법은 기존 클럭 동기화 기법에 비하여 악의적인 노드의 클럭 동기화 방해 공격 시 동기 정확도 측면에서 최대 7배 향상된 성능을 보여주었다.
분산처리 시스템은 네트워크로 연결된 프로세서들로 구성되며, 시스템 내의 각 프로세서는 고유한 클럭을 갖는다. 글로벌 시간 기준으로 볼 때 수행중인 프로세스가 유지하는 시간은 분산시스템 각각 차이가 있을 수 있으므로 일관성 있는 시간관리가 필요하다. 본 논문에서는 TMO-eCos를 기반으로 하는 분산 처리 시스템에서 각 분산 시스템간 발생할 수 있는 클럭의 불일치 문제를 해결하기 위한 클럭 동기화 기법에 관해 논한다. 점진적인 클럭 동기화 알고리즘을 구하기 위해 마스터 노드의 클럭을 글로벌 클럭으로 가정하고 슬레이브 노드들은 마스터 노드의 클럭으로 동기화하는 방법에 대하여 정의하였다. 정의한 알고리즘을 시현하기 위한 분산 노드 간 로봇 제어 프로그램을 소개 한다.
IEEE 1588은 대칭 망에서만 정확한 클럭 동기화를 제공하는 문제점이 있다. 이를 해결하기 위해 Enhanced IEEE 1588이 제안되었지만, 단순히 비대칭 링크 율만을 고려했다는 한계를 가진다. 본 논문에서는 비대칭 율이 매우 크며 클럭 동기화 정확성에 영향을 미칠 수 있는 요소를 사용한 비대칭 망 환경에서도 정확한 클럭 동기화를 제공할 수 있는 새로운 알고리즘을 제안한다.
멀티미디어 정보를 처리하기 위해서 필수적으로 필요한 기술이 멀티미디어 동기화를 구성하는 것이다. 본 논문에서는 두 시스템 사이의 클럭 동기를 맞추어 주기 위하여 가상 클럭(VGC : Virtual Global Clock)을 제안하였다. Loop flack 방법에 의한 제안된 가상 클럭은 통신이 가능한 모든 환경에 적용할 수 있다
본 논문은 TPSN 알고리즘의 시각 동기화 오차를 개선하기 위하여 Imote2 센서 노드의 클럭 드리프트 특성을 적용하는 개선된 TPSN 알고리즘을 제안한다. 클럭 드리프트의 원인은 주로 수정발진기에 기인한다. 본 연구에서는 온도 및 습도 등 환경 조건이 비슷할 경우에 드리프트가 크게 차이나지 않는다는 실험 결과에 따라 드리프트의 평균값을 구하고 이를 TPSN 동기화 오차 보정에 사용한다. 이때 적용되는 드리프트 특성 값은 센서 노드 설치 이전에 미리 측정하여야 한다. 실험을 통하여 본 논문에서 제안한 개선된 TPSN 알고리즘이 동기화 오차 개선에 효과적임을 확인하였다.
Reference Broadcast Synchronization (RBS)는 무선 센서 네트워크 동기화에 가장 널리 사용되는 프로토콜이다. 공통의 브로드케스트 채널이 존재할 경우 RBS는 상당히 높은 동기화 성능을 보인다. 그러나 RBS는 순간 클럭 동기화 (Instantaneous Clock Synchronization) 방식을 사용기 때문에 동기화 시간에 순간적인 시간 간격이 발생하여 시스템의 불안정을 초래할 수 있다. 또한 RBS는 패킷 손실 보상 기능이 없어 무선 채널 환경이 열악한 경우 동기화 성능의 현저한 저하를 초래할 수 있다. 본 논문에서는 RBS의 순간 클럭 동기화에 의한 문제점과 패킷 손실이 BRS 동기화에 미치는 영향에 대해서 분석한다. 이러한 문제점을 해결하기 위하여 RBS를 위한 연속 클럭 동기화 방식과 패킷 손실 보상 방식을 제안하고, 모의실험을 통하여 제안 방식의 성능향상에 대해 검증하고자 한다.
유비쿼터스 센서 네트워크에서 사용되는 센서노드는 동종의 센서 노드와 많은 수의 이기종 센서 노드들을 포함하게 된다. 이기종 센서노드들간의 시간동기화로 인한 배터리 전력소모를 최소화하기 위해서 본 논문에서는 싱크노드 아래에 있는 싱크노드와 클럭소스가 같은 동종 센서노드를 시간동기 마스터로 설정하고, 싱크노드와 다른 클럭소스를 가지는 다수의 이기종 센서노드를 마스터 아래에 속하는 시간동기 슬레이브로 설정하여 시간동기 마스터가 동작을 개시할 때에만 시간동기 슬레이브 노드들이 동작하도록 동기화하는 이기종 센서노드들의 시간동기화 기법을 제안한다.
칩의 외부 클럭과 내부 클럭 사이의 스큐를 줄이기 위하여 고정밀도 동기 미러 지연 소자를 제안한다. 제안하는 동기 미러 지연 소자는 두 단계에 걸쳐서 클럭 스큐를 감소시킨다. 먼저 기존의 동기 미러 지연 소자에 의하여 동기화가 이루어진다. 그 다음, 연속 근사 레지스터에 의하여 조절되는 delay-locked loop에 의하여 세밀하게 동기화가 이루어진다. 동기화가 이루어지는데 필요한 전체 시간은 10 사이클이다. 모의 실험 결과, 제안하는 동기 미러 지연 소자는 182MHz에서 50psec의 스큐 특성을 가지며, 0.35㎛ 1-poly 4-metal CMOS 공정 하에서 3.3V의 전원 전압을 사용했을 때, 17.5mW를 소모하는 것을 알 수 있다.
인터넷전화 이용자 체감품질을 측정함에 있어 측정시스템 간의 시간동기화가 중요하다. 현재 시스템의 시간동기를 하는 방법에는 NTP 또는 GPS를 이용하여 시간동기화를 하고 있으나 NTP 서버와 시스템간의 거리에 따른 시간적 오차, GPS로부터 수신된 데이터를 처리하는 과정에서의 지연시간, 시스템 클럭의 특성에 따라 발생하는 오차와 같은 문제로 인해 측정시스템 간의 시간동기가 어려운 실정이다. 본 논문에서는 측정데이터의 시간동기를 위해 측정시스템 간의 시간적 오차와 클럭 특성에 의해 발생되는 오차를 보정하여 신뢰성 있는 품질측정 결과를 생성하는 시간동기화 방식을 제안하고 구현하였다.
application specific integrated circuit (ASIC) 및 system on chip (SoC) 설계 시 디지털 회로는 클럭에 동기화되어 작동한다. 칩 설계 시, place & route (P&R)에서 설계 조건과 타이밍 조건, 클럭의 동기화 여부 등을 고려한다. P&R에서 클럭 경로에 대한 delay를 줄이기 위해, clock tree synthesis (CTS) 기법을 이용한다. 본 논문에서는 사전 클럭트리 합성 가능 여부 판단을 위한 shallow-CTS 알고리즘을 소개한다. 오픈 소스 Parser-Verilog를 사용하여 register transfer level (RTL) 합성가능한 Verilog를 파싱하여, Pre-CTS와 Post-CTS 단계를 진행하고, 가장 긴 clock path와 버퍼 삽입 전후의 표준편차를 비교하여 CTS의 정확도에 대해 분석한다. 본 논문에서 시간 투입이 많이 되는 licensed EDA tool을 사용하여 CTS 결과를 확인하지 않고, RTL 수준에서 사전 클럭 트리 합성 검증 방법을 제공하여 비용 및 시간문제를 감소할 수 있을 것으로 기대된다.
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[게시일 2004년 10월 1일]
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