• 에너지공학
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• 제29권2호
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• pp.68-78
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• 2020

신 기후변화협약에 따라 전 세계적으로 온실가스를 저감하는 기술개발이 활발하게 이뤄지고 있으며, 발전·송배전 분야에서 에너지효율향상에 대한 연구가 진행되고 있다. 에너지저장장치를 이용해 잉여전기를 저장하고 전기를 공급하는 운영방식에 대한 경제성 분석, 지역단위 열 병합 발전소에서 주파수조정예비력으로 에너지저장장치를 활용하는 것이 가장 수익이 높은 운영방안으로 보고되었다. 이에 본연구에서는 체코의 열병합발전소를 대상으로 에너지저장장치 설치를 위한 경제성 분석을 실시하였다. 배터리에너지저장장치의 경제성 평가에 있어 가장 중요한 요소는 수명으로 일반적으로 1일 1회 충·방전을 기준으로 보증수명은 10~15년으로 알려져 있다. 시뮬레이션을 위해 배터리와 PCS의 비율은 1:1, 1:2로 설계하였다. 일반적으로 Primary 주파수조절용의 경우 1:4로 설계를 하지만, 열병합발전소의 특성을 고려하여 최대 1:2의 비율로 설정하였으며, 각각의 비율에 맞게 용량을 1MW~10MW, 2MWh~20MWh로 시뮬레이션을 실시하여 연간 사이클 횟수를 기준으로 수명을 평가하였다. 체코의 열병합 발전소에 배터리에너지저장장치를 설치하는 사업은 현지 인프라와 전력시장을 고려할 경우 투자 회수 기간은 3MW/3MWh가 5MW/5MWh보다 유리하다. 보조금 없이 예상 구매 가격을 고려한 간단한 투자회수기간에서 약 3년, 약 5년으로 산정되었으며, 구입비용이 전체 평생 동안 비용의 중요한 부분이기 때문에 구매가격을 50 % 낮추면 약 절반 정도의 회수 기간이 단축 될 수 있지만, 3MWh와 5MWh의 규모에 경제를 통해 수익성 확보는 불가능하다. 전력시장의 가격이 50% 하락하면 투자 회수기간은 P1 모드에서는 3년, P2 및 P3 모드에서는 2년 더 길어진다. 배터리에너지저장시스템과 발전기의 결합으로 인한 절감액의 변화에 대한 민감도 분석은 전제 범위 내에서 회수 기간에 큰 영향을 미치지 않으며, 보조금 15%를 받는 기준에서 3MW 시스템의 총 비용은 66,923,000 CZK이며, 편익은 모드에 따라 244,210,000 ~ 294,795,000 CZK이며, 비용회수기간은 3~4년이다. 동일한 기준에서 5MW 시스템의 경우 총 비용은 101,320,000 CZK이며, 편익은 모드에 따라 253,010 ~ 281,411,000 CZK로 나타나며, 비용회수기간은 5~6년이다. 체코에서 배터리에너지저장시스템은 MWh당 1년에서 1.2년의 투자회수기간이 발생하는 것을 알 수 있다.

• 한국산학기술학회논문지
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• 제15권12호
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• pp.7287-7291
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• 2014

CDTA는 전류모드로 아날로그 신호처리를 수행하는 능동회로로써 높은 선형성과 넓은 주파수 대역폭을 갖는 장점을 가지고 있다. 또한 입력 차동전류가 모두 접지된 임피던스 소자로 흐르게 되어 안정적인 동작을 수행하도록 한다. 본 논문에서는 CDTA를 해석하기 위해 새로운 소신호 등가회로를 제안한다. 제안된 소신호 등가회로는 입력과 내부단자 및 출력단자의 기생성분이 고려되어 크기 및 주파수 특성이 기존회로보다 정밀하게 분석될 수 있다. 제안된 소신호 회로를 활용하여 다양한 파라미터의 변화에 의하여 특성변동을 관찰한 결과, 저항(Rz) 등 특정한 값이 CDTA의 특성에 큰 영향을 주게 되는 것도 확인되었다. 본 논문에서 검증된 소신호 등가회로의 설계 파라미터는 CDTA 아날로그 회로와 그 응용회로를 설계하는데 편리성과 정확성을 제공할 수 있음을 보였다. 본 논문에서 제안된 CDTA 소신호등가회로를 이용하여 2.5MHz 저역통과 필터를 설계하였고 HSPICE 시뮬레이션을 통하여 그 유용성을 검증하였다.

• 한국전자파학회논문지
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• 제19권12호
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• pp.1350-1359
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• 2008

본 논문에서는 $0.5{\mu}m$ p-HEMT 공정을 이용한 MMIC 이중 평형 저항성 혼합기를 개발하였다. 본 혼합기에는 LO, RF, IF 등의 3개의 발룬이 포함된다. $8{\sim}20\;GHz$ 범위에서 동작하는 LO와 RF 발룬은 Marchand 발룬으로 구현하였다. 칩 크기를 줄이기 위해 구부려진 다중 결합 선로를 이용하였고, 이로 인해 발생하는 모드 위상 속도 차이를 보상하기 위해 인덕터 선로를 삽입하였다. IF 발룬은 DC 결합 차동 증폭기로 구현하였다. $0.3{\times}0.5\;mm^2$ 크기를 가진 IF 발룬의 측정 결과, DC에서 7 GHz 주파수 범위에서 크기와 위상의 오차가 각각 1 dB와 $5^{\circ}$ 이내의 결과를 보였다. 개발된 $1.7{\times}1.8\;mm^2$ 크기의 이중 평형 저항성 혼합기의 측정 결과, 동작 주파수 범위에서 16dBm LO 입력 전력에 대해 삽입 손실이 $5{\sim}11\;dB$이고, 출력 OIP3가 $10{\sim}15\;dBm$인 결과를 보였다.

• 한국전자파학회논문지
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• 제27권12호
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• pp.1084-1096
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• 2016

본 논문에서는 12.5 Gbps의 전송 속도를 갖는 고속 직렬 인터페이스 커넥터(high-speed serial interface connector)의 설계 및 분석 방법을 제안한다. 고속 직렬 인터페이스 커넥터는 다양한 매질로 구성되며, 내부 선로도 복잡한 구조를 가지고 있으므로, 선로의 불연속 부분의 각각을 임피던스 정합하기가 매우 어렵다. 따라서 커넥터의 각 부분을 단순화한 커넥터 라인(connector line)의 구조를 제안하였으며, 이 구조에서 R, L, C, G 파라미터를 추출하고 차동 모드 임피던스를 분석하며, TDT(Time Domain Transmissometry)와 TDR(Time Domain Reflectometry)을 이용하여 임피던스 불연속(impedance discontinuity)을 최소화 하는 방법을 제시한다. 본 논문은 단순화한 커넥터 라인에서 추출된 분석 방법 및 결과를 고속 직렬 인터페이스 커넥터에 적용하였다. 제안한 커넥터는 총 44개의 핀(pin)으로 구성되며, 본 논문에서는 4개의 핀의 폭과 간격을 변경하여 신호 전달 특성을 분석하였다. 분석결과, 접지 핀의 폭이 증가할수록 임피던스는 소폭으로 감소하고, 접지핀과 신호 핀 사이의 간격이 증가할수록 임피던스가 증가했다. 또한, 신호 핀의 폭을 증가시키면 임피던스가 감소하며, 신호 핀과 신호 핀 사이의 간격을 늘리면 임피던스가 증가하였다. 최초 커넥터 임피던스 특성은 $96{\sim}139{\Omega}$ 사이에서 변화되는 값을 나타내었으나, 제안된 커넥터 구조를 적용했을 때 임피던스 특성은 $92.6{\sim}107.5{\Omega}$ 사이의 값으로 나타나, 설계 목표 $100{\Omega}{\pm}10%$를 만족함을 보였다.

• 한국정보통신학회논문지
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• 제21권2호
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• pp.345-352
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• 2017

본 논문에서는 전원전압 1V에서 동작하는 산소 및 과산화수소 기반의 혈당전류를 측정할 수 있는 통합형 정전압분극장치를 설계하고 제작하였다. 정전압분극장치는 저전압 OTA, 캐스코드 전류거울 그리고 모드 선택회로로 구성되어 있다. 정전압분극장치는 산소 및 과산화수소 기반에서 혈당의 화학반응으로 발생하는 전류를 측정할 수 있다. OTA의 PMOS 차동 입력단의 바디에는 순방향전압을 인가하여 문턱전압을 낮추어 낮은 전원전압이 가능하도록 하였다. 또한 채널길이변조효과로 인한 전류의 오차를 줄이기 위해 캐스코드 전류거울이 사용되었다. 제안한 저전압 정전압분극장치는 Cadence SPECTRE를 이용하여 설계하였으며, 매그나칩 $0.18{\mu}m$ CMOS 공정을 이용하여 제작되었으며 회로의 크기는 $110{\mu}m{\times}60{\mu}m$이다. 전원전압 1.0V에서 소모전류는 최대 $46{\mu}A$이다. 페리시안화칼륨($K_3Fe(CN)_6$)을 사용하여 제작된 정전압분극장치의 성능을 확인하였다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.454-464
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• 2023

본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.