• 한국콘텐츠학회논문지
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• 제21권7호
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• pp.164-170
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• 2021

VLSI 설계에서의 분할(partitioning)은 기능의 최적화를 위하여 설계하고자 하는 회로의 그룹화(grouping)하는 단계로서 레이아웃(layout)에서 면적과 전파지연의 최소화를 위해 함께 배치할 소자를 결정하는 문제이다. 이러한 분할 문제에서 해를 얻기 위해 사용되는 알고리즘은 Kernighan-Lin 알고리즘, Fiduccia Mattheyses heuristic, 시뮬레이티드 어닐링, 유전자 알고리즘 등의 방식이 이용된다. 본 논문에서는 회로 분할 문제에 대하여 유전자 알고리즘과 확률 진화 알고리즘을 결합한 어댑티드 유전자 알고리즘을 이용한 해 공간 탐색(solution space search) 방식을 제안하였으며, 제안한 방식을 유전자 알고리즘 및 시뮬레이티드 어닐링 방식과 비교, 분석하였고, 어댑티드 유전자 알고리즘이 시뮬레이티드 어닐링 및 유전자 알고리즘보다 더 효과적으로 최적해에 근접하는 것을 알 수 있었다.

• 한국산학기술학회논문지
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• 제18권6호
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• pp.44-52
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• 2017

본 논문에서는 전자전장비에 사용할 수 있는 주파수 분석의 정확도가 높으면서 소형화된 디지털주파수판별기 설계방안을 제안하였다. 전자전 장비는 레이더 신호로부터 주파수, 펄스폭, 펄스도착시간, 신호세기, 도달 방위각, 펄스 내 신호변조 등의 정보를 분석할 수 있어야 한다. 전자전장비는 레이더의 매우 좁은 펄스(100ns 이하) 신호를 분석 할 수 있어야 한다. 따라서 전자전장비는 특별한 형태의 수신기 구조가 필요하며, 주파수 측정을 위하여 순시주파수측정방식 구조의 설계가 일반적으로 사용된다. 이 중 대표적으로 사용되는 방식이 디지털주파수판별기다. 기존 디지털주파수판별기는 회로 소자가 개별부품으로 구성되어 부피와 중량이 크며, 고가인 단점이 있다. 이러한 단점을 보완하기 위해, 기존의 디지털주파수판별기는 4개의 지연선($1{\lambda}$, $4{\lambda}$, $16{\lambda}$, $64{\lambda}$)을 사용하는 반면, 제안한 디지털주파수판별기는 3개의 지연선($1{\lambda}$, $4{\lambda}$, $16{\lambda}$)을 사용하였으며, 국내에서도 비약적인 발전을 하고 있는 마이크로 집적회로 기법으로 설계하였다. 주파수 정확도를 향상하기 위한 방법으로 신호세기 검출과 온도보정을 실시하였다. 제안한 디지털주파수판별기는 실험결과 1.5MHz 이하의 높은 주파수정확도를 가지는 것을 확인하였다. 이것은 국외 도입되는 디지털주파수판별기보다 우수한 성능을 가진다고 볼 수 있다.

• 한국음향학회지
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• 제38권4호
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• pp.450-458
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• 2019

기포군이 파열하면서 발생하는 초음파를 관찰하기 위하여 수동 공동 영상법을 이용한다. 수동 공동 영상은 낮은 해상도와 큰 부엽이 문제이다. 수동 공동에서 발생하는 초음파 신호는 펄스 형태를 가지므로, 수신 어레이에 수신된 신호는 입사 방향에 따라서 트랜스듀서 배열 소자에 나타나는 신호의 크기 분포가 달라진다. 영상점에서 수신된 채널 데이터 신호의 크기 분포로부터 주엽과 부엽 신호의 유무를 판단하고 부엽을 줄이기 위하여 무게중심과 평탄도를 계산하여 영상점에서 가중값을 정의하였다. 무게중심은 수신 채널에서 신호의 분포가 집중된 위치를 수치화하며 평탄도는 채널 신호의 분산을 측정한다. 지연 후 더해주는 집속 방식과 최소 분산 빔포밍을 사용하여 구현된 수동 공동 영상에서 무게중심과 평탄도를 이용한 가중값을 적용하여 영상의 화질 개선에 적용하였다. 컴퓨터 시뮬레이션과 실험에서 지연 후 더해주는 방법과 최소 분산 빔포밍 방법에 가중값을 적용하여 영상에서 부엽이 줄어듦을 확인하였다. 고출력 초음파를 이용한 수조 실험에서도 부엽이 나타나는 영역이 줄어들어 수동 공동의 변별력이 증가함을 확인하였다.

• 전자공학회논문지SC
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• 제43권5호
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• pp.36-43
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• 2006

본 논문에서는 $GF(2^m)$상에서 표준기저를 사용한 두 다항식의 승산을 비트-병렬로 실현하는 새로운 형태의 고속 병렬 승산기를 제안하였다. 승산기의 구성에 앞서, 피승수 다항식과 기약다항식의 승산을 병렬로 수행한 후 승수 다항식의 한 계수와 비트-병렬로 승산하여 결과를 생성하는 MOD 연산부를 구성하였다. MOD 연산부의 기본 셀은 2개의 AND 게이트와 2개의 XOR 게이트로 구성되며, 이들로부터 두 다항식의 비트-병렬 승산을 수행하여 승산결과를 얻도록 하였다. 이러한 과정을 확장하여 m에 대한 일반화된 회로의 설계를 보였으며, 간단한 형태의 승산회로 구성의 예를 $GF(2^4)$를 통해 보였다. 또한 제시한 승산기는 PSpice 시뮬레이션을 통하여 동작특성을 보였다. 본 논문에서 제안한 승산기는 기본 셀에 의한 MOD 연산부가 반복적으로 이루어짐으로서 차수 m이 매우 큰 유한체상의 두 다항식의 승산에서 확장이 용이하며, VLSI에 적합하다. 또한 승산기회로의 내부에 메모리 소자를 사용하지 않기 때문에 연산과정 중 소자에 의해 발생하는 지연시간이 적으므로 고속의 연산을 수행할 수 있다.

• 한국전자파학회논문지
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• 제21권1호
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• pp.28-35
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• 2010

분산 소자로 이루어진 고역 통과 필터의 최적화된 응답을 이용하여 우수한 차단 대역 특성과 통과 대역 내에 저지 대역을 갖는 UWB 대역 통과 필터를 설계 제작하였다. 변형된 고역 통과 필터의 등가 회로를 분산 소자로 구성하고, 최적화를 통해 FBW 100 % 이상의 넓은 통과 대역을 갖도록 하였다. Desegmentation technique로 급전선로간의 커플링 효과를 분석하고, 이를 이용하여 통과 대역 상, 하측의 우수한 차단 특성을 구현하였다. 또한, 최근 문제가 되고 있는 Wireless LAN과 Hyper LAN 대역(5.15~5.825 GHz)에서의 간섭 문제 해결을 위해, spurline을 추가하여 대역 저지를 실현하였다. 제작된 필터는 3.1~10.55 GHz의 통과 대역과 0.94 ns 이하의 평탄한 군 지연 응답을 보였고, 통과 대역 양단의 우수한 차단 대역과 5.2~6.12 GHz의 저지 대역이 측정되었다.

• 한국전자파학회논문지
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• 제18권2호
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• pp.126-135
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• 2007

본 논문은 기존에 제시된 집중 소자 캐패시터와 접지를 이용한 평행 결합 선로 필터의 소형화 기법이 갖는 대역폭 감소 문제를 해결하는 기법을 제안하였다. 평행 결합 선로 필터는 그 설계 및 제작이 쉬워 RF(Radio Frequency) 필터로 많은 응용이 이루어지고 있다. 이러한 평행 결합 선로 필터에 대하여 기존에 제시된 집중 소자 캐패시터와 접지를 이용한 소형화 기법은 적은 수의 캐패시터만을 이용하여 필터를 소형화할 수 있으며, 더불어 고조파 특성의 개선 및 스컷 특성의 개선 등의 부가적인 장점이 있는 기법이나 제시된 기법을 이용하여 필터를 소형화할 경우 대역폭이 감소한다는 문제점을 가지고 있었다. 본 논문에서는 이러한 대역폭의 감소를 필터를 구성하는 각 단의 평행 결합 선로의 군지연 변화를 계산하여 대역폭의 감소의 정도를 유추하고, 역으로 대역폭이 감소하는 만큼 사전에 필터의 대역폭을 크게 설계함으로 소형화로 인한 대역폭의 감소를 해결하는 방법을 제시하였다. 제안된 기법에 대한 검증을 위해 테프론(${\varepsilon}_r=2.2$) 기판을 사용하여 무선 랜 대역인 5.2 GHz대역의 FBW(Fractional Band Width) 10%의 필터를, 제안한 기법을 적용하여 공진기의 길이를 ${\lambda}/4$로 줄인 헤어핀 형태로 제작 및 측정하여 제안된 기법의 타당성을 확인하였다.

• 한국정보처리학회논문지
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• 제7권1호
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• pp.224-234
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• 2000

본 논문에서는 시간제약 조건하에서 순차회로를 위한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 순차회로의 궤환을 검출한 후 궤환이 있는 변수를 임시 입력 변수로 분리한 후 조합논리 부분을 DAG로 표현한다. DAG의 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드를 분할하지 않고 노드만을 복제(replication)하여 팬 앙웃 프리 트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 기존의 CPLD 기술 매핑 알고리즘으로 제안된 TEMPLA보다 적은 면적으로 회로를 구현하고, TMCPLD의 단점인 전체 수행 시간을 개선하기 위한 것이다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 OR 텀수를 비용으로 하는 초기비용과 노드 병합 후 생성될 OR 텀수인 전체비용을 게산하여 CPLD를 구성하고 있는 CLV의 OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들를 병합하고, 주어진 소자의 CLB안에 있는 OR텀 개수에 맞게 Bin packing를 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TEMPLA에 비해 CLB의 수가 15.58% 감소되었고, TMCPLD에 비해 수행 시간이 감소되었다.

• 대한전자공학회논문지SD
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• 제38권1호
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• pp.79-85
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• 2001

본 논문에서는 시간제약 조건하에서 면적을 고려한 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 EDIF나 부울식의 불린 네트워크에서 궤환을 검출한 후 궤환이 있는 변수를 임시 입력변수로 분리하여 조합논리회로로 구성한다. 구성된 회로는 DAG 형식으로 표현한다. DAG에서 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드는 분할하지 않고 노드만을 복제(replication)하여 팬 아웃 프리트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 기존의 CPLD 기술 매핑 알고리즘으로 제안된 TEMPLA보다 적은 면적으로 회로를 구현하고, TMCPLD의 단점인 전체 수행 시간을 개선하기 위한 것이다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 결정한다. 각 노드가 가지고 있는 OR 텀수를 비용으로 하는 초기비용과 노드 병합 후 생성될 OR 텀수인 전체비용을 계산하여 CPLD를 구성하고 있는 CLB의 OR텀수보다 비용이 초과되지 않는 노드를 병합하여 매핑 가능한 클러스터를 구성한다. 매핑 가능 클러스터들 중에서 가장 짧은 다단의 수를 갖는 클러스터들을 선택하여 그래프 분할을 수행한다. 분할된 클러스터들은 콜랍싱(collapsing)을 통해 노드들을 병합하고, 주어진 소자의 CLB안에 있는 OR텀 개수에 맞게 빈 패킹(Bin packing)을 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 DDMAP에 비해 62.6%의 논리블록의 수가 감소되었고, TEMPLA에 비해 17.6% 감소되었다. TMCPLD와의 결과 비교는 조합논리 회로의 5개 회로만을 비교한 결과 4.7% 감소되었다. 이와같은 실험결과는 CPLD를 이용한 기술매핑에 상당한 효율성을 제공할 것으로 기대된다.

• 한국진공학회지
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• 제17권6호
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• pp.518-522
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• 2008

반도체 집적도의 비약적인 발전으로 박막은 더욱 다층화 되고 선폭은 더욱 미세화가 진행되었다. 이러한 악조건에서 소자의 집적도를 계속 향상시키기 위하여 많은 연구가 진행되고 있다. 특히 소자 집적도 향상으로 금속 배선 공정에서는 선폭의 미세화와 배선 길이 증가로 인한 RC지연이 발생하게 되었다. 이를 방지하기 위하여 Al보다 비저항이 작은 Cu를 배선물질로 사용하여야 하며, 또한 일부 공정에서는 이미 사용하고 있다. 그러나 Cu를 금속배선으로 사용하기 위해 해결해야 할 가장 큰 문제점은 저온에서 쉽게 Si기판과 반응하는 문제이다. 현재까지 본 실험실에서는 tungsten (W)을 주 물질로 W-C-N (tungsten- carbon - nitrogen) 확산방지막을 증착하여 연구를 하였으며, $\beta$-ray, XRD, XPS 분석을 통하여 고온에서도 Cu의 확산을 효과적으로 방지한다는 연구 결과를 얻었다. 이 연구에서는 기존 연구에 추가적으로 W-C-N 확산방지막의 표면을 Nano-Indenter System을 이용하여 확산방지막 표면강도 변화를 분석하여 확산방지막의 물성 특성을 연구하였다. 이러한 연구를 통하여 박막내 불순물인 질소가 포함된 박막이 고온 열처리 과정에서 보다 안정적인 표면강도 변화를 나타내는 연구 결과를 얻었으며, 이로부터 박막의 물성 분석을 실시하였다.

• 한국전자파학회논문지
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• 제30권6호
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• pp.467-478
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• 2019

본 논문에서는 전자전용 재밍 송신기에 사용하기 위해서 개발된 광대역 평면형 능동위상배열 안테나 시스템의 설계 및 제작 그리고 측정 결과를 소개한다. 설계된 시스템은 $45^{\circ}$ slant 광대역 복사소자를 $8{\times}8$ 삼각 배열 구조로 배치하고, 광대역 GaN 반도체 고출력 증폭기와 GaAs 다기능집적회로(MFC)를 적용한 64개의 송신 채널을 구성하여 개발하였다. GaAs다기능집적회로는 광대역에서 빔 편이 현상을 피하기 위한 실시간 지연소자, 디지털 감쇠기 그리고 GaAs 구동증폭기를 포함하고 있어서 송신 빔 조향을 할 수 있으며, 시스템의 전자적 빔 조향 범위는 방위각/고각 방향으로 각각 ${\pm}45^{\circ}/{\pm}25^{\circ}$ 범위에서 가능하다. 개발된 시스템의 송신 빔 패턴 성능을 확인하기 위해 근접 전계 시험 시설을 이용하였다. 전자전용 송신 시스템 빔 패턴 측정 결과, 시스템의 유효방사출력은 목표성능(P) 대비 최대 9.8 dB 이상을 만족하였고, 방위각/고각 방향으로 각각 ${\pm}45^{\circ}/{\pm}25^{\circ}$ 빔 조향 결과 요구성능에 만족함을 확인하였다.