• 한국컴퓨터정보학회논문지
• /
• 제7권4호
• /
• pp.115-120
• /
• 2002

본 논문은 Field Programmable Gate Array (FPGA)와 디지털 신호처리 소자를 이용한 IS-95 CDMA신호 처리기 FPGA와 고속의 ADC/DAC를 이용한 기저대역과 중간주파수(IF)의 디지털 변환기 그리고 주파수 상·하향 변환기를 구현하였다. IS-95 CDMA 채널 처리기는 짧은 PN 코드 발생기와 왈쉬 코드 발생기로 파일롯 채널의 신호를 발생시킨다. 디지털 IF는 FPGA, 디지털 송·수신 신호처리 소자와 고속의 ADC/DAC로 구성하였다. 주파수 상·하향 변환기는 필터, 믹서, 디지털 감쇠기와 PLL로 구성되어 중간주파수(IF)와 RF 주파수를 변환하였다. 이 구현된 시스템은 IS-95 CDMA 기지국 장비 등에 장착할 수 있다.

• 전기전자학회논문지
• /
• 제16권4호
• /
• pp.322-327
• /
• 2012

본 논문은 이진 위상-주파수 검출기와 카운터를 사용한 새로운 위상-디지털 변환기 구조의 디지털 위상 고정 루프 회로를 제안하였다. 제안한 디지털 위상 고정 루프 회로는 위상-디지털 변환기, 디지털 루프, 디지털 제어 발진기(DCO)로 구성되어 있다. 제안된 위상-디지털 변환기 구조는 일반적인 시간-디지털 변환기(TDC)를 사용하지 않고, 이진 위상 주파수 검출기와 카운터를 사용함으로써 단순한 구조와 적은 면적으로 소비전력을 감소하는 장점을 갖는다. CMOS 0.18um 공정을 사용하여 1.0GHz에서 2.2GHz에 동작하는 디지털 위상 고정 루프 회로를 설계하였고 칩 면적은 $0.096mm^2$을 차지한다. 시뮬레이션 결과 전력소비는 1.65GHz 동작시 16.2mW로 나타났다.

• 대한전자공학회논문지SD
• /
• 제38권5호
• /
• pp.11-11
• /
• 2001

본 논문에서는 카운터와 커패시터를 사용하여 시간 정보로부터 디지털 출력 값을 얻을 수 있는 새로운 시간-디지털 변환기를 제안하였다. 기존의 시간-디지털 변환회로의 경우 디지털 출력 값을 얻기 위해서는 입력 신호가 인가된 후 입력 시간보다 더 긴 공정시간이 필요하였다. 또한 입력 신호의 시간 간격에 무관하게 카운터의 클럭 주파수가 일정하여 변환된 디지털 값의 분해도는 항상 일정하였다. 그러나 본 논문에서 제안한 시간-디지털 변환 회로는 입력 신호가 인가됨과 동시에 지연시간 없이 디지털 출력 신호를 얻을 수 있으며, 또한 수동소자의 값을 변화시킴으로서 원하는 입력 시간 영역과 분해도를 쉽게 구현할 수 있다.

• 한국산학기술학회논문지
• /
• 제15권5호
• /
• pp.3079-3085
• /
• 2014

본 논문에서는 수동소자를 이용한 필터 설계기술을 기반으로 하고 디지털 계단형 감쇠기를 이용하여 전력레벨 조절이 가능한 주파수 상향 변환기를 설계 및 제작하였다. 제작한 주파수 변환기는 저전력 및 저가의 제작비용을 실현하였으며 전력레벨의 조절이 가능하여 광범위한 영역에서 사용이 가능하다. 실험 결과, 중심 주파수 1, 200MHz에서 160MHz의 대역을 확보하였으며 이득은 평균 0.75dB임을 확인하였다. 또한, 디지털 감쇠기를 통해 전력레벨을 10~-21.5dBm까지 조절이 가능함을 확인하였다.

• 한국정보통신학회논문지
• /
• 제14권12호
• /
• pp.2628-2635
• /
• 2010

본 논문에서는 차량용 FMCW(Frequency Modulated Continuous Wave) 레이더의 도플러 주파수와 아날로그-디지털 변환기 비트 수에 따른 탐지 성능 분석 및 신호처리부 개발을 진행하고자 한다. 성능 평가를 위한 FMCW 레이더의 시스템 모델은 송신부와 수신부로 구성되어 있으며 채널은 가우시안 잡음 환경을 사용한다. 이론과 시뮬레이션을 통해서 시스템 모델을 검증한다. 수신부에서는 수신 신호와 기준 신호사이의 부정합으로 인한 주파수 오차가 발생하게 된다. 75cm의 분해능를 갖는 FMCW 레이더에서 도플러 주파수가 약 38KHz이하인 경우 탐지 성능의 열화가 발생하지 않음을 알 수 있다. 아날로그-디지털 변환기 비트에 따른 탐지 성능은 6비트가 최소의 비트로 결정될 수 있음을 알 수 있다. 그리고 FPGA를 이용하여 디지털 송신 파형 발생기를 위한 집적 디지털 신디사이저(Direct Digital Synthesis) 칩을 기반한 FMCW 레이더 신호처리부를 설계 및 구현을 진행한다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
• /
• pp.137-140
• /
• 2008

본 논문에서는 높은 주파수에서 이미지신호에 따른 하향변환기의 선현성을 우수하게 나타내기 위하여 이미지 제거 특성이 우수한 능동소자를 선택하여 VSAT 위성통신용 Ka-band 하향변환기를 설계 및 제작하였다. 하향변환기의 구성은 저잡음 증폭기단, 이미지 제거 필터, 주파수 혼합기, 주파수 체배기, 전압제어 감쇄단 및 IF단으로 구성하였고, RF 경로의 동작 유무를 판단하기 위하여 국부 루프 경로로 구성되어 있다. 하향변환기의 이득은 $11.73{\sim}13.23dB$, 잡음지수 4.4dB 이하, 50dBc 이상의 이미지 제거 특성을 나타내어, 본 논문에서 제작한 하향변환기는 고속/광 대역폭을 가지는 디지털 통신 시스템에도 적용할 수 있다.

• 한국전자통신학회논문지
• /
• 제11권1호
• /
• pp.23-28
• /
• 2016

본 논문에서는 범 세계적으로 이용가능한 다중대역 디지털 위성방송용 Ku-대역 하향변환기를 설계하였다. 설계된 다중대역 하향변환기는 광대역 잡음 정합에 의한 3단 저 잡음 증폭회로와 10.7~12.75GHz의 입력신호를 VCO-PLL에 의한 저 위상잡음을 나타내는 4개의 국부발진주파수(9.75, 10, 10.75 및 11.3GHz)를 형성하고 디지털 제어에 의하여 4개대역 중 하나의 IF 주파수 채널을 선택할 수 있도록 설계하였다. 개발한 저 잡음 하향 변환기의 전체 변환이득 64dB, 저 잡음 증폭기의 잡음지수는 0.7dB, 출력신호의 P1dB는 15dBm, band 1반송주파수 9.75GHz에서 위상잡음은 -73dBc@100Hz를 나타내었다. 설계한 다중대역 디지털 위성방송용 하향변환기(LNB)는 국제적으로 이동하는 선박 등의 위성방송용으로 사용가능하다.

• 한국정보통신학회논문지
• /
• 제19권9호
• /
• pp.2081-2086
• /
• 2015

링 발진기를 이용한 온도센서를 공급전압 1.5volts를 사용하여 0.18㎛ CMOS 공정으로 설계하였다. 온도센서는 온도가 변화하더라도 일정한 출력주파수를 가지는 링 발진기와 온도가 증가하면 출력주파수가 감소하는 링 발진기를 이용하여 설계하였다. 온도를 디지털 값으로 변환하기 위해 온도에 무관한 링 발진기의 출력 신호는 카운터의 클럭 신호로 사용하였으며, 온도에 따라 변화하는 링 발진기의 출력신호는 카운터의 인에이블 신호로 사용하였다. 설계된 회로의 HPICE 시뮬레이션 결과 회로의 동작온도가 -20℃에서 70℃까지 변화할 때 온도 에러는 -0.7℃에서 1.0℃ 이내였다.

• 방송공학회논문지
• /
• 제24권3호
• /
• pp.485-494
• /
• 2019

주파수 변조 방식의 방송 주파수에 동조되는 안테나와 Realtek 사(社)의 RTL2832 칩을 이용하는 디지털 TV용 튜너와 아날로그-디지털 변환기로 구성되는 universal serial bus (USB) 동글을 이용하여 스테레오 주파수 변조 방송의 실시간 수신기를 컴퓨터의 소프트웨어로 구현한다. 아날로그 방송 신호가 USB 동글에서 디지털 신호로 변환되고 이진 데이터를 컴퓨터에서 매트랩 및 파이선 프로그래밍 언어의 신호처리 기법을 이용하여 저역 통과 필터, 대역 통과 필터, 주파수 판별기, 양측파대 진폭 복조, 위상 고정 루프. 샘플링 변환, 디앰퍼시스 등의 기능 블록을 설계한다. 최종적으로 수신기의 실시간 구현을 위하여 파이선 및 C++로 구성되는 그누라디오 (GNU Radio)를 이용하여 수신기 알고리즘을 소프트웨어로 구현한다.

• 대한전자공학회논문지SD
• /
• 제38권5호
• /
• pp.323-328
• /
• 2001

본 논문에서는 카운터와 커패시터를 사용하여 시간 정보로부터 디지털 출력 값을 얻을 수 있는 새로운 시간-디지털 변환기를 제안하였다. 기존의 시간-디지털 변환회로의 경우 디지털 출력 값을 얻기 위해서는 입력 신호가 인가된 후 입력 시간보다 더 긴 공정시간이 필요하였다. 또한 입력 신호의 시간 간격에 무관하게 카운터의 클럭 주파수가 일정하여 변환된 디지털 값의 분해도는 항상 일정하였다. 그러나 본 논문에서 제안한 시간-디지털 변환 회로는 입력 신호가 인가됨과 동시에 지연시간 없이 디지털 출력 신호를 얻을 수 있으며, 또한 수동소자의 값을 변화시킴으로서 원하는 입력 시간 영역과 분해도를 쉽게 구현할 수 있다.