• Nuclear Engineering and Technology
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• v.11 no.4
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• pp.295-301
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• 1979

For thermal-neutron-induced fission of $U^{235}$, nuclear charge distribution in the light part of the primary products has been calculated by using several postulates of charge distribution in the fission fragments. By comparing these values with the experimental results, it is revealed that those models are not appropriate for predicting the nuclear charge distribution in the fission fragments. The variation in the most probable charge, $Z_{P}$, of the isobaric distribution for the fission fragments and the charge for a mass given by unchanged charge density, $Z_{UCD}$, is turned out to be small as a function of mass. The parameter, $Z_{P}$ $-Z_{UCD}$, varies from 0.45 to 0.5 in charge units. The nuclear charge dispersion, $\sigma$, shows about 0.5 charge units for the fission fragments. Neutron odd-even effect in fission products could not be revealed clearly without considering the odd-even effect of prompt neutron emission.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.383-383
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• 2012

전자소자 및 광전소자의 최적화 조건을 확립하기 위해 반도체 나노양자구조의 물리적 현상에 대한 연구가 활발히 진행되고 있다. 반도체 양자세선은 일차원 구조의 기초 물리 특성 관찰과 소자로서의 응용 가치가 높다. 양자세선을 사용한 단전자 트랜지스터, 공명터널 다이오드, 발광다이오드, 광탐지기 및 레이저 소자 제작과 관련한 연구가 활발히 진행 중에 있다. 나노양자구조들 중에서 양자우물과 양자점에 대한 실험적 및 이론적 연구가 많이 진행되었으나, 복잡한 공정 과정과 물리적 이론의 복잡함으로 양자세선에 대한 연구는 상대적으로 미흡하다. 양자세선을 이용한 전자소자와 광전소자의 효율을 증진하기 위해서는 양자세선의 전자적 성질에 대한 연구가 중요하다. 본 연구에서는 InAs/InP 양자세선에 대한 기저상태와 여기상태의 전하분포, 부띠천이 및 전자적 성질을 고찰하였다. 가변 메시 유한 차분법을 이용하여 양자세선의 이산적 모델을 확립하여 변형효과가 양자세선 구조에서 부띠에 영향을 주는지 조사하였다. 변형효과와 비포물선효과를 고려한 슈뢰딩거 방정식을 사용하여 변형 포텐셜을 계산하였으며 양자세선의 포텐셜 변화를 관찰하였다. 양자세선의 포텐셜 변화에 따라 전하구속분포, 에너지 준위 및 파동 함수를 계산하였다. 기저상태의 부띠 간에 발생하는 천이와 여기상태의 부띠 간에 발생하는 부띠 간의 엑시톤 천이 에너지 값을 계산하였다. 계산한 부띠 에너지 천이 값이 광루미네센스로 측정한 엑시톤 천이와 잘 일치하였다. 이 결과는 양자세센의 이차원적인 전자적 구조를 이해하고 양자세선을 사용하여 제작된 전자소자 및 광전소자의 전자적 성질을 연구하는데 도움을 주며, 저전력 나노양자소자를 제작하는 기초지식을 제공하는 중요한 역할을 할 것이다.

• The Transactions of the Korea Information Processing Society
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• v.4 no.4
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• pp.1100-1105
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• 1997

The verial black stripe is one of the defects in a chrge-coupled device(CCD). Vertical black stripes are caused by some signal chrges which fail to transport form the vertical CCD region to the horizontal one. The defective transport of signal charges orignates in the potential barrier with the narrow width effects in the verti-cal-horizintal interface stuccture. The vertical black stripes show up when the charge transfer dfficiency is less than 99.2% under the low illumination condition. In this research, we designed and developed a new vertical-horizontal interface structre of a delta type, thus marking it possible to eliminate the vertical black stripes.

• Proceedings of the Membrane Society of Korea Conference
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• 1993.10a
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• pp.30-30
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• 1993

Polysulfone은 물리적, 화학적 성질이 우수한 재질로 분리막의 소재로 많이 이용되고 있다. 대부분의 막이 sieving mechanism에 기초를 두고 있기 때문에, 크기가 비슷한 물질의 혼합물일 경우는 분리할 수가 없다. 그러나 고정된 전하를 가지고 있는 Polysulfone 하전막을 제조하여, 전기적 효과에 의해서 전하를 띠는 물질과 중성인 물질을 분리해 낼 수 있다. 또한 하전막은 막과 동일한 전하를 가지고 있는 물질과 colloid를 배제하여 막표면에 gel layer가 형성되는 것을 방지하여 fouling을 감소시킬 수 있다.

• Journal of the Korean Vacuum Society
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• v.4 no.4
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• pp.402-406
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• 1995

MOS(금속 산화막 반도체 접합) 소자가 방사선에 노출되면, 산화막재에 양의 공간전하가 생성되고 Si-SiO2 계면에 계면준위가 생성된다. MOS 커패시터의 방사선 조사효과를 방사선 피폭량과 산화막의 두께를 달리하는 시편에서 정전용량과 전류변화를 측정하여 고찰하였다. 정전용량-바이어스 전압 특성 실험결과로부터 플렛밴드 전압 및 계면상태밀도를 계산하였다. 또한 전압-전류 특성은 방사선 조사로 산화막내에 생성된 양의 공간전하와 Si-SiO2 계면에 포획된 전하에 의해서 설명이 가능하였다.

• Proceeding of EDISON Challenge
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• 2016.03a
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• pp.80-85
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• 2016

본 연구에서는 Grand-Canonical Monte Carlo 시뮬레이션(GCMC)을 이용하여 서로 반대의 전하를 띤 고분자 전해질의 정전기적 특징을 이해하고, 고분자 전해질 다이오드의 메커니즘을 연구하였다. 고분자 전해질과 서로 반대의 전하를 띤 이온들의 모델은 전하를 띤 free-jointed hard chain과 hard sphere을 이용하였다. 본 연구진은 위와 같은 시뮬레이션을 통해, 평형 상태일 때의 고분자 전해질과 이온의 분포를 연구하였으며, 이 시스템에 전압을 걸어줌에 따라 이온의 이동 모습을 관찰하였다. 또한 전압의 효과와 더불어 고분자 전해질의 농도와 이온들의 크기 변화에 대해서도 연구를 진행하였다.

• Journal of IKEEE
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• v.16 no.4
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• pp.283-289
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• 2012

In this paper, We proposed Separate Gate Technique(SGT) to improve the switching characteristics of Trench power MOSFET. Low gate-to-drain 전하 (Miller 전하 : Qgd) has to be achieved to improve the switching characteristics of Trench power MOSFET. A thin poly-silicon deposition is processed to form side wall which is used as gate and thus, it has thinner gate compared to the gate of conventional Trench MOSFET. The reduction of the overlapped area between the gate and the drain decreases the overlapped charge, and the performance of the proposed device is compared to the conventional Trench MOSFET using Silvaco T-CAD. Ciss(input capacitance : Cgs+Cgd), Coss(output capacitance : Cgd+Cds) and Crss(reverse recovery capacitance : Cgd) are reduced to 14.3%, 23% and 30% respectively. To confirm the reduction effect of capacitance, the characteristics of inverter circuit is comprised. Consequently, the reverse recovery time is reduced by 28%. The proposed device can be fabricated with convetional processes without any electrical property degradation compare to conventional device.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.209-209
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• 2010

단위면적 당 메모리 집적도를 높이기 위해 플래시 기억소자의 크기를 줄일 때, 절연층 두께 감소에 의한 누설 전류의 발생, 단채널 효과 및 협폭 효과와 같은 문제 때문에 소자 크기의 축소가 한계에 도달하고 있다. 이러한 문제점들을 개선하기 위해 본 연구에서는 FinFET구조위에 Oxide-Nitride-Oxide (ONO) 층을 적층하여 2-비트 특성을 갖는 플래시 메모리 소자를 제안하였다. 소자의 작동전압을 크게 줄일 수 있으며 소자의 크기가 작아질 때 일어나는 단채널 효과의 문제점을 해결할 수 있는 FinFET 구조를 가진 기억소자에서 제어게이트를 제어게이트1과 제어게이트2로 나누어 독립적으로 쓰기 및 소거 동작하도록 하였다. 2-비트 동작을 위해 제어 게이트1의 게이트 절연막의 두께를 제어게이트2의 게이트 절연막의 두께보다 더 얇게 함으로써 두 제어게이트 사이의 coupling ratio를 다르게 하였다. 제어게이트1의 트랩층의 두께를 제어게이트2의 트랩층의 두께보다 크게 하여 제어게이트1의 트랩층에 더 많은 양의 전하가 포획될 수 있도록 하였다. 제안한 기억소자가 2-비트 동작하는 것을 확인 하기위하여 2차원 시뮬레이션툴인 MEDICI를 사용하여 제시한 FinFET 구조를 가진 기억소자의 전기적 특성을 시뮬레이션하였다. 시뮬레이션을 통해 얻은 2-비트에 대한 각 상태에서 각 전하 포획 층에 포획된 전하량의 비교를 통해서 coupling ratio 차이와 전하 포획층의 두께 차이로 인해 포획되는 전하량이 달라졌다. 각 상태에서 제어게이트에 읽기 전압을 인가하여 전류-전압 특성 곡선을 얻었으며, 각 상태에서의 문턱전압들이 잘 구분됨을 확인함으로써 제안한 FinFET 구조를 가진 플래시 메모리 소자가 셀 당 2-비트 동작됨을 알 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.273-273
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• 2011

현재 사용되고 있는 플로팅 게이트를 이용한 플래시 메모리 소자는 비례축소에 의해 발생하는 단 채널 효과, 펀치스루 효과 및 소자간 커플링 현상과 같은 문제로 소자의 크기를 줄이는데 한계가 있다. 이러한 문제를 해결하기 위하여 silicon nitride와 같은 절연체를 전자의 트랩층으로 사용하는 charge trap flash (CTF) 메모리 소자에 대한 연구가 활발히 진행되고 있다. CTF 메모리 소자의 전기적 특성에 대한 연구는 활발히 진행 되었지만, 수치 해석 모델을 사용하여 메모리 소자의 전하수송 메커니즘을 분석한 연구는 매우 적다. 본 연구에서는 수치 해석 모델을 적용하여 개발한 시뮬레이터를 사용하여 CTF 메모리 소자의 프로그램 동작 시 전하수송 메커니즘에 대한 연구를 하였다. 시뮬레이터에 사용된 모델은 연속방정식, 포아송 방정식과 Shockley-Read-Hall 재결합 모델을 수치해석적 방법으로 계산하였다. 또한 CTF 소자 프로그램 동작 시 트랩 층으로 주입되는 전자의 양은 Wentzel-Kramers-Brillouin 근사 법을 이용하여 계산하였다. 트랩 층에 트랩 되었던 전자의 방출 모델은 이온화 과정을 사용하였다. 게이트와 트랩 층 사이의 터널링은 Fowler-Nordheim (FN) tunneling 모델, Direct tunneling 모델, Modified FN tunneling 모델을 적용하였다. FN tunneling 만을 적용했을때 보다 세가지 모델을 적용했을 때가 더 실험치와의 오차가 적었다. 그 이유는 시뮬레이션 결과를 통해 인가된 전계에 의해 Bottom Oxide 층의 에너지 밴드 구조가 변화하여 세가지 tunneling 모델의 구역이 발생하는 것을 확인 할 수 있었다. 계산된 결과의 전류-전압 곡선을 통해 CTF 메모리 소자의 프로그램 동작 특성을 관찰하였다. 트랩 층의 전도대역과 트랩 층 내부에 분포하는 전자의 양을 시간에 따라 계산하여 트랩 밀도가 시간이 지남에 따라 일정 값에 수렴하고 많은 전하가 트랩 될 수록 전하 주입이 줄어듬을 관찰 하였다. 이와 같은 시뮬레이션 결과를 통해 CTF 메모리의 트랩층에서 전하의 이동에 대해 더 많이 이해하여 CTF 소자가 가진 문제점 해결에 도움을 줄 것이다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.229-229
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• 2011

부유 게이트 Floating gate (FG) 플래시 메모리 소자의 단점을 개선하기 위해 전하 포획 층에 전하를 저장하는 전하 포획 플래시 메모리 Charge trap flash (CTF)소자에 대한 연구가 활발히 진행되고 있다. CTF소자는 FG플래시 메모리 소자에 비해 비례축소가 용이하고 긴 retention time을 가지며, 낮은 구동 전압을 사용하는 장점을 가지고 있다. CTF 소자에서 비례축소에 따라 단채널 효과와 펀치-쓰루 현상이 증가하는 문제점이 있다.본 연구에서는 CTF 단채널 효과와 펀치-쓰루 현상을 감소시키기 위한 방법으로 silicon-on-insulator (SOI) 기판을 사용하였으며 SOI기판에서 절연층의 깊이에 따른 전기적 특성을 고찰하였다. silicon-oxide-nitride-oxide-silicon(SONOS) 구조를 가진 CTF 메모리 소자를 사용하여 절연층의 깊이 변화에 따른 subthreshold swing특성, 쓰기-지우기 동작 특성을 TCAD 시뮬레이션 툴인 Sentaurus를 사용하여 조사하였다. 소스와 드레인의 junction depth는 20 nm 사용하였고, 절연층의 깊이는 5 nm~25 nm까지 변화하면서 절연층의 깊이가 20 nm이하인 fully depletion 소자에 비해, 절연층의 깊이가 25 nm인 소자는 partially depletion으로 인해서 드레인 전류 레벨이 낮아지고 subthreshold swing값이 증가하는 현상이 나타났다. 절연층의 깊이가 너무 얕을 경우, 채널 형성의 어려움으로 인해 subthreshold swing과 드레인 전류 레벨의 전기적성질이 SOI기판을 사용하지 않았을 경우보다 떨어지는 경향을 보였다. 절연층의 깊이가 17.5 nm인 경우, CTF소자의 subthreshold swing과 드레인 전류 레벨이 가장 좋은 특성을 보였다.