• Journal of Yeungnam Medical Science
• /
• 제18권1호
• /
• pp.39-50
• /
• 2001

본 연구는 여러 가지 질병의 원인을 규명하는데 있어서 자율신경계 역할의 중요성을 인식하여 심전도 및 호흡신호의 변이를 이용하여 자율신경계를 감시할 수 있는 시스템을 개발하였다. 본 연구에서 제작된 증폭기에서는 트랜스를 사용하여 교류전원으로부터 환자를 격리시키고, 30 KHz의 고주파를 이용하여 임피던스법에 의한 호흡신호를 심전도와 동시에 처리할 수 있도록 하였으며, 아울러 서로의 채널에 대한 혼신의 영향을 최소화하도록 회로를 설계하였다. 시뮬레이터에 의한 테스트 결과에서 입력 조건에 따라 증폭기의 출력에 나타나는 시간 간격이 일치하게 나타나는 것을 확인하였다. 또 실제 서로 다른 조건을 가진 세 부류의 임상 환자의 심전도에서 R-R interval 및 호흡신호를 측정하여 추출할 수 있었다. 기존에는 주로 생체 신호 파라미터를 각각 측정하여 그 결과를 추출하였으나 본 연구에서는 R-R interval과 respiration의 파라미터를 통합하여 데이터를 수집, 처리함으로써 환자로부터 얻은 데이터를 임상 응용에 보다 효과적으로 적용할 수 있게 되었다. 따라서 향후 개발된 시스템의 보완을 통해 환자에 직접 적용하여 자율신경계 장애 환자에 대한 감시장치로 활용하고자 한다.

• 대한전자공학회논문지SD
• /
• 제46권3호
• /
• pp.60-68
• /
• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.

• 대한전자공학회논문지SD
• /
• 제46권3호
• /
• pp.75-85
• /
• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 한국산학기술학회논문지
• /
• 제22권6호
• /
• pp.599-609
• /
• 2021

국내 접지방식은 2021년부터 IEC 60364에서 제시하는 접지방식을 새롭게 채택하고 있다. 이 접지방식은 인체접촉사고 발생 시, 접촉전압과 통과전류에 대한 특성이 다양하게 나타날 수 있어, 인체에 대한 안전성 평가가 구체적으로 요구되고 있다. 또한, 한국전기안전공사나 대한전기협회에서 IEC 60364의 접지방식에 대한 안전기술 교육을 부분적으로 수행하고 있지만, 안전성을 평가할 수 있는 시험장치가 미흡하여, 전기안전관리자에 대한 교육이 어려운 실정이다. 따라서, 본 논문에서는 IEC 60364의 접지방식별 안전성 평가를 수행할 수 있는 시험장치를 모델링하고, 이를 바탕으로 시험장치를 구현한다. 즉, 전력계통 상용해석 프로그램인 PSCAD/EMTDC를 이용하여, 계통 전원부, 접지방식별 시험장치부, 보조장치부로 구성된 안전성 평가 시험장치의 모델링을 제시하고, 계통전원부, TT접지방식 시험장치부, TN-S접지방식 시험장치부, 모니터링부로 구성된 안전성 평가 시험장치를 구현한다. 상기의 모델링과 시험장치를 이용하여, TT접지방식과 TN-S접지방식의 인체 안전성 특성을 분석한 결과, TT접지방식의 경우 고장점 임피던스가 0[Ω], 10[Ω], 100[Ω]에서 인체 통과전류는 각각 104[mA], 87.4[mA], 35.5[mA]가 산정되었고, TN-S접지방식의 경우 54.9[mA], 4.1[mA], 0.4[mA]가 산정됨에 따라, TN-S접지방식이 TT접지방식에 비하여 감전에 대한 보호가 우수함을 알 수 있고, 저압수용가에서 사용 중인 TT 접지방식에서 TN-S 접지방식으로 전환하면 감전에 대한 보호성능을 향상시킬 수 있음을 알 수 있었다.