• Proceedings of the KIPE Conference
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• 2011.11a
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• pp.28-29
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• 2011

본 논문에서는 전압이득의 한계를 가지는 기존의 부스트 컨버터의 전압이득을 높이기 위해, 입력과 출력에 결합인덕터를 추가하여 기존 부스트 컨버터의 전압이득의 한계를 극복하는 컨버터를 제안한다. 1 kW 시제품을 제작하여, 제안한 컨버터의 동작원리 및 실험 결과를 확인하고, 결론을 맺는다.

• Proceedings of the KIPE Conference
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• 2018.11a
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• pp.205-206
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• 2018

LLC 컨버터는 1차측 스위치의 ZVS, 2차측 다이오드의 ZCS를 만족하며 높은 Power density로 인해 여러 분야에서 각광 받고 있는 시기이다. 기존의 FHA를 통해 LLC 컨버터를 해석하여 전압이득을 구하고 이를 기반으로 설계를 하지만 실제로는 기본파 성분뿐만 아니라 고조파 성분을 포함하므로 다소 오차가 존재하게 된다. 따라서 이 논문에서는 기존의 FHA에서 반영하지 않았던 출력 캐패시터의 영향을 반영함으로써 보다 정확한 LLC 컨버터의 전압이득 곡선을 제안한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.11
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• pp.16-23
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• 2009

A 12b 10MS/s pipelined ADC with low DC gain amplifiers is presented. The pipelined ADC using a reference scaling technique is proposed to compensate the gain error in MDACs due to a low DC gain amplifier. To minimize the performance degradation of the ADC due to amplifier offset, the proposed offset trimming circuit is employed m the first-stage MDAC amplifier. Additional reset switches are used in all MDACs to reduce the memory effect caused by the low DC gain amplifier. The measured differential and integral non-linearities of the prototype ADC with 45dB DC gain amplifiers are less than 0.7LSB and 3.1LSB, respectively. The prototype ADC is fabricated in a $0.35{\mu}m$ CMOS process and achieves 62dB SNDR and 72dB SFDR with 2.4V supply and 10MHz sampling frequency while consuming 19mW power.

• Journal of the Institute of Electronics and Information Engineers
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• v.53 no.9
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• pp.54-61
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• 2016

A 6-Gbps single-ended receiver with a linear equalizer and a self-reference generator is proposed for a high-speed interface with the double data rate. The proposed single-ended receiver uses a common gate amplifier to increase a voltage gain for an input signal with low voltage level. The continuous-time linear equalizer which reduces gain to the low frequencies and achieves high-frequency peaking gain is implemented in the common gate amplifier. Furthermore, a self-reference generator, which is controlled with the resolution 2.1 mV using digital averaging method, is implemented to maximize the voltage margin by removing the offset noise of the common gate amplifier. The proposed single-ended receiver is designed using a 65-nm CMOS process with 1.2-V supply and consumes the power of 15 mW at the data rate of 6 Gbps. The peaking gain in the frequency of 3 GHz of the designed equalizer is more than 5 dB compared to that in the low frequency.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2012.10a
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• pp.829-831
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• 2012

본 논문은 차량 추돌 예방 레이더용 고 이득 저전력 저잡음 특성을 가진 24GHz 저잡음 증폭기(LNA)를 제안한다. 이러한 회로는 TSMC $0.13{\mu}m$ 혼성신호/고주파 CMOS 공정($f_T/f_{MAX}=120/140GHz$)으로 설계되어 있다. 증폭기의 전압 이득을 향상시키기 위해 2단 캐스코드 구조로 구성되어 있다. 제안한 저잡음 증폭기는 최근 발표된 연구결과에 비해 41dB의 가장 높은 전압이득과 3.7dB의 가장 낮은 잡음지수 및 2.8dBm의 가장 우수한 IIP3 특성을 각각 보였다.

• Proceedings of the KIPE Conference
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• 2009.11a
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• pp.225-227
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• 2009

본 논문에서는 전압형 3상 ZSI(Z-source Inverter)의 입력전압과 커패시터 충전전압을 검출하고 ZSI의 기본 정의를 이용해 지령전압에 대한 변조지수(Modulation Index)를 결정하는 방법과 출력전압 제어가 가능한 변형된 SVM(공간벡터 변조방식)으로 구성된 알고리즘을 소개한다. 제안된 알고리즘은 ZSI의 이득과 변조지수의 정의를 이용한 간단한 방법으로 변조지수를 변화시켜 출력전압을 일정하게 유지하는 방법이다. PSIM을 통하여 타당성을 입증하였다.

• Proceedings of the KIPE Conference
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• 2012.11a
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• pp.56-57
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• 2012

본 논문에서는 단상 전류형 qZ-Source 인버터를 개선하여 전압이득이 확장된 단상 전류형 qZ-Source를 제안 한다. 기존의 인버터는 출력전압이 입력전압보다 작거나 같지만 제안한 인버터는 기존의 인버터보다 2배의 출력전압을 가진다. 120 W의 시제품을 제작하여 실험 검증하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.10
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• pp.61-66
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• 2007

A gain enhancement rail-to-rail buffer amplifier for liquid crystal display (LCD) source driver is proposed. An op-amp with extremely high gain is needed to decrease the offset voltage of the buffer amplifier. Cascoded floating current source and class-AB control block in the op-amp achieve a high voltage gain by reducing the channel length modulation effect in high voltage technologies. HSPICE simulation in $1\;{\mu}V$ 15 V CMOS process demonstrates that voltage gain is increased by 30 dB. The offset voltage is improved from 6.84 mV to $400\;{\mu}V$. Proposed op-amp is fabricated in an LCD source driver IC and overall system offset voltage is decreased by 2 mV.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.232.1-232.1
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• 2013

본 연구에서는 asymmetric과 symmetric 구조의 n채널 MOSFET 소자의 성능 평가에 관한 실험을 진행하였다. 소자의 성능 평가에 있어 아날로그 회로에서의 DC 이득은 중요한 파라미터 중 하나 이다. 따라서 본 연구에서는 gm/ID 측정법을 이용하여 각 소자의 DC 이득 특성을 분석하였다. 게이트 전압에 따른 드레인 전류-드레인 전압 특성 곡선으로부터 early voltage 값을 추출하였다. 이후 최종적으로 수치적 계산을 통해 DC 이득 값을 추출하였다. 실험 결과 asymmetric과 symmetric 소자의 경우 early voltage 값이 각각 -34 V와 -15 V였으며 따라서 DC 이득 특성 또한 asymmetric 소자의 경우가 우수한 것을 확인하였다.

• Proceedings of the KIPE Conference
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• 2010.07a
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• pp.363-364
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• 2010

본 논문에서는 전압형 3상 Z-소스 인버터의 전압 안정화를 위한 새로운 제어방법을 제안하였다. 제안된 방법은 전압형 3상 Z-소스 인버터의 입력전압과 Z-임피던스 망의 커패시터 인가전압을 검출하여 제어하는 방식이다. 검출된 두 전압을 이용해 동작중인 시스템의 전압이득 및 변조지수를 유도하였다. 제안된방법은 전압 안정화를 위한 전압이득 및 변조지수와의 비교연산을 통해 출력전압을 안정화 시키는 방법으로 PISM을 이용하여 출력 교류 파형 및 제어방법을 분석하였다.