• Proceedings of the KIEE Conference
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• 1995.07a
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• pp.191-194
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• 1995

소프트 스위칭 능동 클램프 회로와 위상 변위 제어회로를 이용하여 위상 변위 제어 클램프 모드 포워드 다중진공형 컨버터를 제안하였다. 제안된 컨버터는 일정한 스위칭 주파수에서 동작하므로 설계가 용이하고 주 스위치의 전압 스트레스를 입력 전압의 2-3배로 줄일 수 있다. 컴퓨터 시뮬레이션을 통해 제안된 회로의 이론적인 동작 파형을 확인하였으며 타당성을 입증하기 위하여 1MHz, 5V, 50W 위상 변위 제어 클램프 모드 포워드 다중공진형 컨버터를 제작하여 실험한 결과 주스위치의 최대 전압 스트레스는 입력전압의 3배로 저감하였고, 부하 전류가 증가함에 따라 주스위치에 걸리는 전압 스트레스와 전류 스트레스가 감소하며, 최고 84.2%의 효율을 얻었다.

• The Transactions of the Korean Institute of Power Electronics
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• v.5 no.3
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• pp.254-260
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• 2000

일반적으로 3상 PWM AC/DC 컨버터는 정상상태에서의 효과적인 오차제거 및 빠른 과도응답 특성을 얻기 위해 동기좌표계상으로 모델링하여 제어한다. 그러나 이와 같은 제어기는 입력전압이 평형일 경우를 전제조건으로 하므로, 입력전압이 불평형일 경우 입력전류와 직류링크 전압에 2차 고조파 성분이 나타나게 된다. 본 논문에서는 불평형 입력전압 하에서 컨버터 시스템의 입력전류와 직류링크 전압에 발생하는 2차 고조파 성분을 최소화하기 위한 새로운 제어기법을 제안하였다. 입력측 역기전력 성분으로 간주할 수 있는 동기좌표계상의 전압을 입력전압의 상태에 따라 변동하였으며, 전류지령치를 무효전력과 2차 고조파 유효전력을 선택적으로 제거하도록 선정하였다. 입력전압의 분석은 동기좌표계상에서 수행되어지며, 각 상의 위상과 진폭의 검출이 불필요하다. 제안한 제어기법은 매우 간단하며 불평형 입력전압 상태에서 입출력 시스템의 고조파 왜란을 효과적으로 제어할 수 있다.

• Proceedings of the Korea Electromagnetic Engineering Society Conference
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• 2001.11a
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• pp.209-212
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• 2001

본 논문에서는 Ka-band 위성 중계기용 국부 발진기에 사용하게 될 전압제어 발진기의 EM (Engineering Model)을 비선형 방법으로 설계하였다. 전압제어 발진기의 위상잡음을 개선하기 위하여 공진기로 사용되는 유전체 공진기와 결합하는 마이크로스트립 라인을 high impedance inverter로 구현함으로써 공진회로의 quality factor를 우수하게 유지하여 능동소자에 전달되도록 하였다. 개발된 전압제어 발진기는 0～12V의 제어전압으로 9.7965～9.8032GHz의 발진범위를 갖으며 공급전력은 8V, 17mA을 필요로 한다. 제작된 전압제어 발진기의 위상잡음은 -96.51dB/Hz @10KHz와 -116.5dBc/Hz @100KHz의 특성을 나타내며 출력전력은 7.33dBm을 얻었다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.18 no.2
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• pp.408-414
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• 2014

This paper proposes a charge-pump phase-locked loop (PLL) with 51-phase output clock of a 125 MHz target frequency. The proposed PLL uses three voltage controlled oscillators (VCOs) to generate 51-phase clock and increase of maximum operating frequency. The 17 delay-cells consists of each VCO, and a resistor averaging scheme which reduces the phase mismatch among 51-phase clock combines three VCOs. The proposed PLL uses a 65 nm 1-poly 9-metal CMOS process with 1.0 V supply. The simulated peak-to-peak 지터 of output clock is 0.82 ps at an operating frequency of 125 MHz. The differential non-linearity (DNL) and integral non-linearity (INL) of the 51-phase output clock are -0.013/+0.012 LSB and -0.033/+0.041 LSB, respectively. The operating frequency range is 15 to 210 MHz. The area and power consumption of the implemented PLL are $580{\times}160{\mu}m^2$ and 3.48 mW, respectively.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.15 no.7
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• pp.1552-1558
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• 2011

In this paper, a dual-loop Integer-N phase-delay locked loop(P DLL) architecture has been proposed using a low power consuming voltage controlled delay line(VCDL). The P DLL can have the LF of one small capacitance instead of the conventional second or third-order LF which occupies a large area. The proposed dual-loop P DLL can have a small gain VCDL by controlling the magnitude of capacitor and charge pump current on the loop of VCDL. The proposed dual-loop P DLL has been designed based on a 1.8V $0.18{\mu}m$ CMOS process and proved by Hspice simulation.

• Proceedings of the KIEE Conference
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• 2007.04c
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• pp.171-172
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• 2007

본 논문은 3상 불평형 전압이 인가될 때 선간 전압의 실효간을 측정해서 불평형율을 검출하고 선간 전압의 실효간이 평형이 되도록 각 상의 상전압을 전력소자를 사용한 위상각제어를 통해서 각 상별 스위칭각을 비대칭적으로 조절함으로서 3상 전압 불평형을 개선하고자 한다. 이를 모의실험을 통해 저항 부하와 유도 전동기 부하에서 검증하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.35 no.5A
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• pp.513-518
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• 2010

Improvement of phase noise characteristics in a different approach of HEMT VCO (Voltage Controlled Oscillator) with coupled microstrip lines to tune the oscillating frequency is investigated. Two HEMT VCOs of 9.8GHz are manufactured in the same configuration except for the frequency tuning circuit in order to empirically demonstrate the phase noise reduction. Experimental result shows that phase noise reduction can be enhanced 8dBc/Hz at 100KHz offset frequency from carrier by frequency tuning circuit with coupled microstrip lines over the conventional VCO.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.7 no.5
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• pp.863-871
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• 2003

In this paper, we design a high stable Ku-band phase-locked dielectric resonant microwave oscillator with the gate voltage controls of p-HEMT. By adapting the nonlinear equivalent elements which affects phase noise of microwave oscillator, we optimize the nonlinear elements of p-HEMT to have low phase noise operation. Using the scattering parameters according to bias voltages, we designed the gate voltage control microwave dielectric resonant oscillator and phase-locked loop circuits is applied to have the high stable operations. Designed microwave oscillator as a local oscillator of digital microwave communication shows that output power is 9.17dBm at 10.75GHz and it's phase noise is -88dBc/Hz at 10KHz offset frequency.

• Proceedings of the KIPE Conference
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• 2019.07a
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• pp.35-37
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• 2019

본 논문은 배전선로 안정화 구현을 위한 무효전력 보상기의 새로운 무효전력 제어기법을 제안하였으며, 시뮬레이션 및 실험을 통해 무효전력제어 알고리즘의 성능을 검증하였다. 무효전력 제어는 동기좌표계 d축 전류성분 제어를 통해 수행되고, DC 링크 전압을 일정하게 유지하기 위한 전압 제어와 이에 필요한 유효전력은 q축 전류성분 제어를 통해 구현된다. 제안된 무효전력 제어기법에 포함된 DC 리플 보상방식은 추출된 DC 전압의 오프셋 성분을 제거하는 HPF(high pass filter)부와 HPF 위상 특성으로 인해 발생한 위상변화 특성을 보상하기 위한 지연함수부로 구성되며, 리플성분이 보상된 전압을 전압제어기 피드백 성분으로 적용하였다. 시뮬레이션 및 실험을 통해 DC 전압 리플 보상방식이 적용된 무효전력 제어 기법이 적용된 경우 전류 THD가 크게 향상된 결과로부터 제안된 알고리즘의 성능을 검증하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2013.10a
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• pp.343-345
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• 2013

This paper describes a phase-locked loop (PLL) that generates a 51-phase clock with the operating frequency of 125MHz. To generate 51-phase clock with a frequency of 125 MHz, the proposed PLL uses three voltage controlled oscillators (VCOs) which are connected by resistors. Each VCO consists of 17 delay-cells. An resistor averaging scheme, which makes three VCOs to connect with each other, makes it possible to generates 51-phase clock of the same phase difference. The proposed PLL is designed by using 65 nm CMOS process with a 1.0 V supply. At the operating frequency of 125 MHz, the simulated DNL and peak-to-peak jitter are +0.0016/-0.0020 LSB and 1.07 ps, respectively. The area and power consumption of the implemented PLL are $290{\times}260{\mu}m^2$ and 2.5 mW, respectively.