• 한국정보통신학회논문지
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• 제13권9호
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• pp.1837-1844
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• 2009

본 논문에서는 전류모드 CMOS에 의한 2변수 3치 가산기 회로와 승산기 회로를 구현하였다. 제시된 전류모드 CMOS에 의한 3치 가산기 회로와 승산기 회로는 전압 레벨로 동작하며, HSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시 된 회로들은 $0.180{\mu}m$ CMOS 표준 기술을 사용하여 HSpice로 시뮬레이션 하였다. 2 변수 3치 가산기 및 승산기 회로의 단위 전류 $I_u$는 $5{\mu}A$로 하였으며, NMOS의 길이와 폭 W/L는 $0.54{\mu}m/0.18{\mu}m$이고, PMOS의 길이와 폭 W/L는 $1.08{\mu}m/0.18{\mu}m$이다. VDD 전압은 2.5V를 사용하였으며 MOS 모델은 LEVEL 47으로 시뮬레이션 하였다. 전류모드 CMOS 3치 가산기 및 승산기 회로의 시뮬레이션 결과에서 전달 지연 시간이 $1.2{\mu}s$이며, 3치 가산기 및 승산기 회로가 안정하게 동작하여 출력 신호를 얻는 동작 속도가 300MHz, 소비 전력이 1.08mW임을 보였다.

• 한국산학기술학회논문지
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• 제21권10호
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• pp.1-7
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• 2020

최근 LED 디스플레이 시스템이 활발히 보급됨에 따라서 시스템 구동을 위한 LED 드라이버의 효과적인 제어방법에 대한 연구가 진행 중이다. 그 중에 가장 대표적인 것이 LED Driver 채널의 균일한 밝기 제어이다. 본 논문 에서는 채널 휘도 편차 최소화를 위한 전류보상 및 시스템 보호 기능을 갖는 BLU용 LED driver IC를 제안하였다. 제안하는 LED Driver IC는 채널 간 ±3% 이내의 current accuracy와 150mA 채널 전류를 목표로 설계하였다. 설계 사양을 만족시키기 위해 채널 구동 PWM 신호를 이용한 chopping 동작을 수행하도록 하여 채널 앰프 옵셋을 상쇄할 수 있도록 하였다. 또한 pre-charge기능을 구현하여 빠른 동작 속도와 채널간 휘도 편차를 최소화할 수 있도록 하였다. LED에러(오픈, 쇼트), 스위치 TR 쇼트 감지 및 동작 온도 보호 회로를 설계하여 IC 및 BLU시스템을 보호할 수 있도록 하였다. 제안된 IC는 Cadence 및 Synopsys사의 Design Tool을 사용하여 설계 하였으며, Magnachip 0.35um CMOS 공정을 사용하여 제작되었다. 제작된 LED driver IC는 채널 간 ±1.5% 이내의 current accuracy와 150mA 채널 출력특성을 만족하였으며, 평가 보드를 통해 에러 검출 회로들이 정상 동작함을 확인하였다.

• 한국통신학회논문지
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• 제35권7B호
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• pp.1081-1090
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• 2010

본 논문에서는 900MHz 대역 RFID 수동형 태그 전치부를 설계 및 구현하고 측정을 통해 검증하였다. 문턱전압(threshold voltage) 제거 회로 구조의 전압 체배기, 전류를 이용한 복조 회로, 온도 및 공정 보상회로를 포함한 EPC Global Class-1 Generation-2 UHF RFID 프로토콜에 만족하는 클록 발생기 구조로 주요 블록을 설계하였으며, 전력차단 회로를 추가하여 동작의 안정성에 중점을 두었다. PWM(Pulse Width Modulation)을 이용한 변조기 구조로 입력단의 용량성 임피던스 부하 변조 방식을 이용하여 변조 동작을 검증하였다. 성능 검증을 위해 평가 보드에 CPLD(Complex Programmable Logic Device)를 삽입하여 디지털 신호 처리부의 기능을 통해 기본적인 태그 명령을 처리할 수 있도록 하여 설계된 태그 칩과 더불어 전체 태그 동작을 검증하였다. 삼성 0.18um CMOS 공정을 이용하여 설계하였고, 인식거리는 1.5m내에 안정적인 동작이 가능하다. 15~100% 변조율의 신호를 복조하며, 온도 및 공정에 변화에 대해 9.6% 이하의 오차를 가진 클록을 생성하였으며, 1m 거리에서 평균 소모전력은 약 71um이다.

• 한국인터넷방송통신학회논문지
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• 제12권6호
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• pp.279-283
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• 2012

본 논문에서는 모바일용 터치 스크린에서 손가락이 닿는 부분의 좌표를 계산하여 출력하는 저전력 고속 터치 제어 회로를 설계하고 구현하였다. 시스템 클럭은 10MHz이고, 채널 수는 21개, 대기 상태 전류는 $20{\mu}A$ 이고, 다이나믹 레인지는 140pF ~ 400pF 이며, 응답 시간은 0.1ms/frame이다. 저전력을 위한 전력 관리 회로와 보드, 습도, 온도에 따른 자동 임피이던스 보정 기능과 주변 키 및 패턴 간섭 억제 기능 및 직렬 인터페이스 I2C, SPI 기능을 구현하였다. 설계된 제어 회로의 성능은 FPGA와 $0.18{\mu}m$ CMOS 표준 공정을 이용하여 측정하였다. 구현된 제어회로는 모바일 폰이나 스마트 리모트 컨트롤로에 응용할 수 있도록, 다이아몬드 형태를 이용한 2 레이어 ITO용 모듈과 원가절감을 위한 단일 레이어 ITO 모듈에 사용 가능하도록 설계하였다.

• 대한전자공학회논문지TC
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• 제42권7호
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• pp.35-40
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• 2005

본 논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ${\Delta}{\sum}$ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를 제작하였다. Fractional Spur를 줄이기 위해서 3차 ${\Delta}{\sum}$ modulator를 사용하였다. 그리고 VCO, Divider by 8 Prescaler, PFD, 및 Charge Pump는 0.25um CMOS공정으로 제작되었으며, 루프 필터는 외부 컴포넌트를 이용한 3차RC 필터로 제작되었다. 그리고 Fractional-N 분주기와 3차 ${\Delta}{\sum}$ modulator는 VHDL 코드로 작성되었으며 Xilinx Spartan2E을 사용한 FPGA 보드로 구현되었다. 측정결과 PLL의 출력 전력은 약 -11dBm이고, 위상노이즈는 100kHz offset 주파수에서 -77.75dBc/Hz이다. 최소 주파수 간격은 10kHz이고, 최대 주파수 천이는 10MHz이고, 최대 주파수 변이 조건에서 고착시간은 약 800us이다.