• 대한전자공학회논문지SD
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• 제45권5호
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• pp.40-49
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• 2008

Mobile-DTV 응용을 위한 분수형 주파수 합성기를 1.8V $0.18{\mu}m$ CMOS 공정으로 설계하였다. VCO는 PMOS를 사용하여 위상잡음을 감소시켰고, 인덕터와 캐패시터, 버렉터(varactor)를 선택적으로 스위칭하는 기법을 적용하여 측정 결과 800MHz-1.67GHz 대역에서 동작이 가능한 것을 확인하였다. VCO 이득 곡선의 선형 특성을 개선하기 위해서 버렉터 바이어스 기법을 사용하였고, 개수를 2개로 최소화 하였다. 추가적으로 버렉터 스위칭 기법을 사용해서 VCO 이득 저하 특성을 개선하였다. 또한, VCO 주파수 교정 블록을 사용해서 VCO 이득 저하를 개선하면서, VCO 이득의 간격을 일정하게 유지하도록 설계하였다. 분수형 주파수 분주비를 위한 시그마-델타 변조기의 설계 시 통합 모의실험 기법(co-simulation method)을 적용해서 설계의 정확성과 효율성을 향상시켰다. VCO와 PFD, CP, LF는 Cadence Spectre를 이용하여 검증하였고, 분주기는 Spectre와 Matlab Simulink, ModelSim, HSPICE를 이용하여 검증하였다. 주파수 합성기의 전체 소모 전력은 1.8V 전원 전압에서 18mW이고, VCO의 주파수 영역은 최대 주파수의 약 52.1%가 되는 것을 확인하였다. 또한 VCO의 위상 잡음은 1GHz, 1.5GHz, 2GHz 출력 주파수에서 1MHz 오프셋에서 -100dBc/Hz 이하의 잡음 특성을 확인하였다.

• 센서학회지
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• 제7권1호
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• pp.31-38
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• 1998

ISFET을 측정할 때 다채널 센서를 이용하면 신뢰도를 향상시킬 수 있고 노이즈를 제거할 수 있다. 향후 하나의 소자를 이용하여 여러 가지 이온을 측정할 수 있는 센서를 제조하기 위해서도 다채널 센서는 반드시 필요한 과정이다. 그러나 다채널 센서를 개발시 각 센서에 개별적으로 바이어스를 인가한다면 센서의 개수만큼 바이어스 회로가 필요하다. 본 논문에서는 영전위회로에 스위칭방식을 도입하여 4개의 pH-ISFET을 바이어스 하는 방식을 제안하였다. 제안된 회로는 4개의 센서에 대해 단지 하나의 바이어스 회로가 필요하므로 개별적인 바이어스 인가방식에 비해 전력을 적게 소모하며 적은 면적에 구현할 수 있다. 제안된 회로는 이산소자를 이용하여 성능을 검증하였다. 또한 최근 센서시스템이 휴대화 되어지는 경향에 따라 검증된 바이어스 회로를 CMOS를 이용하여 집적화 하였다. 설계된 바이어스 회로의 마스크 면적은 $660{\mu}m{\times}500{\mu}m$이다. ISFET은 반도체 집적회로 공정에 의해 제조되므로 향후 CMOS를 이용한 신호처리 회로와 함께 하나의 칩에 집적화 하여 다기능, 다채널, 그리고 지능형의 스마트센서 시스템으로 개발되어져야 바람직할 것이다.

• 인터넷정보학회논문지
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• 제12권6호
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• pp.73-82
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• 2011

지금까지의 위치인식 환경은 사람이나 사물 또는 이동체 자체에 대해서만 연구되어 왔다. 그러나 본 연구에서는 주행 중인 차량에 있는 여러 탑승자의 위치를 실시간으로 식별하고 추적하는 서비스에 대한 위치인식 모델을 제안하였다. 탑승자의 위치를 식별하려면 GPS기능이 탑재된 고가형 단말기를 이용하는 경우와 GPS기능이 없는 저가형 소형단말기를 이용하는 경우로 구분할 수 있다. 본 연구에서는 단순한 소형단말기가 GPS를 탑재한 차량용 인터페이스와 센서네트워크로 메시지를 전송하게 함으로써 탑승상황에 따른 효율적인 위치인식을 제공하도록 하였다. 이 기법은 먼저 차량의 상태(정차, 주행)를 감지하고, 주행상태라면 탑승자가 탑승이나 하차를 할 수 없기 때문에 굳이 위치정보를 송수신할 필요가 없어 트래픽을 감소시킬 수 있다. 이것은 전력소모를 줄여 배터리 수명을 늘릴 수 있도록 한다. 이에 본 연구에서는 제안한 차량정차 감지알고리즘을 탑승자 위치추적 시스템으로 구현하여 그 효용성을 확인하기 위해 실험하였다. 또한 설계하여 구현한 시스템을 이용하여 실험한 결과 최대수신거리는 12m로 측정되었으며, 200회의 실험을 통해 탑승인식과 하차인식이 모두 성공했음을 알 수 있었다. 또한 주행인식 측정실험에서는 차량정차 알고리즘을 적용한 경우가 그렇지 않은 경우에 비해서 41.6%의 전송트래픽을 감소시킬 수 있었다.

• 한국산학기술학회논문지
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• 제16권8호
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• pp.5541-5549
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• 2015

본 논문은 반도체 웨이퍼 공정 배기가스 수분제어장치에 적용하기 위하여 인덕션 히터를 사용해서 안전하고 효율적인 전력을 사용하는 히터에 대한 설계방법을 제안한다. 수분을 제거하기 위해서 질소 가스의 흡열 반응을 발생하는 필라멘트 히터를 이용하여 배기가스 제거 시스템이 만들어진다. 이론적인 최적화와 전기적인 구현을 통해서 인덕션 이론은 반도체 웨이퍼 공정 배기가스 시스템을 위한 인덕션 히터 설계과정에 적용되어진다. 제안한 인덕션 히터 설계는 에너지 측면에서 비효율적이고 신뢰성이 떨어지며 안전하지 못한 현재의 설계문제에 대한 해결책을 제시한다. 인덕션 히터의 강인성과 미세조정 설계기법이 질소 히터의 사양내에서 에너지 소모를 최적화한다. 최적화는 배기 파이프의 공진주파수에 의해서 특성화된 ZVS(Zero Voltage Switching)를 기초로 이루어진다. 시스템에서 끼어진 고장 안전(fail-safe) 에너지 리미터는 MOSFET의 궤환 제어를 통하여 전압 레귤레이터를 사용하고 N2 히터 유닛의 사양이내에서 작동하기 위한 성능을 만족하도록 한다. 수치 해석과 설계의 우수성을 위한 기존의 필라멘트 히터와 미세조정한 인덕션 히터 설계의 사양과 성능비교는 제안한 인덕션 히터 설계방법이 우수함을 보여준다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.60-69
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기(pipelined adaptive decision-feedback equalizer; PADFE)를 0,25-${\mu}m$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS(delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary(RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate(BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 41.96\times1.35-mm^2$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 동작 가능할 것으로 예상되며, 평균 전력소모는 약 890-mW로 예측되었다. 제작된 칩의 테스트 결과로부터 기능이 정상적으로 동작함을 확인하였다.

• 대한전자공학회논문지SD
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• 제49권6호
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• pp.18-24
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• 2012

본 논문에서는 $0.18-{\mu}m$ CMOS 공정으로 제작된 무선 센서네트워크 송신기에 적용 가능한 50MHz/s 저전력 10비트 DAC 측정 결과를 제시한다. 제작된 DAC는 일반적 세그멘티드 방식과는 다르게 2단 온도계 디코더를 이용한 전류 구동 방식으로, 10비트를 상위 6비트와 하위 4비트로 나누어 구현하였다. 상위 6 비트의 온도계 디코더는 3비트의 행 디코더와 3비트의 열 디코더로 행과 열을 대칭적으로 구성하여 상위 전류 셀을 제어하였고, 하위 4비트도 온도계 디코더 방식으로 하위 전류셀을 구동하도록 설계하였다. 상위와 하위 단위 전류 셀은 셀 크기를 바꾸는 대신 바이어스 회로에서 하위 단위 전류의 크기가 상위 단위 전류와의 크기에 비해 1/16이 되도록 바이어스 회로를 설계하였다. 그리고 상위와 하위 셀간의 온도계 디코더 신호의 동기를 위해 입력 신호 및 디코딩 된 신호에 모두 동기화 래치를 적용하여 Skew를 최소화하도록 설계하였다. 측정결과 DAC는 50MHz클럭에서 최대 출력구동범위가 2.2Vpp이고, 이 조건에서 DC전원은 3.3 V에서 DC전류 4.3mA를 소모하였다. 그리고 DAC의 선형성 특성은 최대 SFDR이 62.02 dB, 최대 DNL은 0.37 LSB, 최대 INL은 0.67 LSB로 측정되었다.

• 대한전자공학회논문지TC
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• 제44권7호통권361호
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• pp.41-46
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• 2007

본 논문은 두 개의 공통 게이트 증폭단을 사용한 캐스코형 CMOS 저잡음 증폭기의 후치 선형화 기법을 제안한다. 제안된 기법은 두 개의 공통 게이트 FET 단을 사용하며, 한 FET는 공통 소스단에서 전달된 전류 성분 중 선형 전류 성분만을 부하에 전달하고, 다른 한 단은 3차 혼변조 전류를 흡수하도록 동작한다. 선형 전류 성분과 혼변조 전류 성분을 선택적으로 분류하기 위해 $0.18{\mu}m$ CMOS 공정에서 제공되는 후막 (thick oxide) FET를 혼변조 전류 흡수용 FET로, 박막 (thin oxide) FET를 선형 전류 버퍼로 사용하였다. 제안된 방법을 검증하기 위해 $0.18{\mu}m$ CMOS 공정을 이용하여 2.14GHz에서 동작하는 저잡음 증폭기를 설계하였다. 제작된 차동 증폭기는 1.8V 전원에서 12.4mA를 소모하며, 측정 결과로 11 dBm IIP3, 15.5 dB 전력이득, 그리고 2.85 dB 잡음지수를 특성을 얻었다. 이는 후치 선형화가 없는 회로에 비해 7.5dB의 $IIP_{3}$ 개선된 결과이다.

• 정보처리학회논문지D
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• 제15D권6호
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• pp.755-766
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• 2008

최근 NAND 플래시 메모리는 하드 디스크에 비해 작고, 속도가 빠르며, 저 전력 소모 등의 장점을 가지고 있어 차세대 저장 매체로 각광받고 있다. 그러나 쓰기-전-소거 구조, 비대칭 연산 속도 및 단위와 같은 독특한 특징으로 인하여, 디스크 기반의 시스템이나 응용을 NAND 플래시 메모리 상에 직접 구현시 심각한 성능저하를 초래할 수 있다. 특히 NAND 플래시 메모리 상에 B-트리를 구현할 경우, 레코드의 잦은 삽입, 삭제 및 재구성에 의한 많은 양의 중첩 쓰기가 발생할 수 있으며, 이로 인하여 급격한 성능 저하가 발생할 수 있다. 이러한 성능 저하를 피하기 위해 ${\mu}$-트리가 제안되었으나, 잦은 노드 분할 및 트리 높이의 빠른 신장 등의 문제점을 가지고 있다. 본 논문에서는 갱신 연산을 위해 특정 단말 노드에 해당하는 로그 노드를 할당하고, 해당 로그 노드에 있는 변경된 데이터를 한 번의 쓰기 연산으로 저장하는 로그 기반의 B-트리(LSB-트리)를 제안한다. LSB-트리는 부모 노드의 변경을 늦추어 추가적인 쓰기 연산의 횟수를 줄일 수 있다는 장점을 가지고 있다. 또한 키 값에 따라 데이터를 순차적으로 삽입할 때, 로그 노드를 새로운 단말 노드로 교환함으로써 추가적인 쓰기 연산의 횟수를 줄일 수 있다. 마지막으로, 다양한 비교 실험을 통하여 ${\mu}$-트리와 비교함으로써 LSB-트리의 우수성을 보인다.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.430-439
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• 2004

OFDM 방식의 DVB-T 수신기에서 다수 반송파의 변ㆍ복조를 수행하는 8192점/2048점 FFT/IFFT 프로세서 (CFFT8k2k)를 설계하였다. 8192점 FFT와 같이 변환 크기가 큰 경우에는 매우 큰 용량의 메모리가 필요하므로, 메모리 효율적인 설계가 중요하다. 본 논문에서는 R4SDC (Radix-4 Single-path Delay Commutator)와 R4SDF (Radix-4 Single-path Delay Feedback)를 혼합한 Hybrid 구조를 적용함으로써 R4SDC 단일 구조에 비해 약 20%의 메모리를 줄였으며, 2단계 수렴 블록 부동점 스케일링 기법을 적용함으로써 기존의 CBFP 방식에비해 약 24%의 메모리를 감소시켰다. 이와 같은 메모리 효율적인 설계를 통해, 기존 방식의 약 57%의 메모리만으로 구현되었으며, 칩 면적과 전력소모가 크게 감소되었다. CFFT8k2k 코어는 Verilog-HDL로 설계되었으며, 102,000여 개의 게이트, 292k 비트의 RAM, 그리고 39k 비트의 ROM으로 구현되었다. $0.25-{\um}m$ CMOS라이브러리로 합성된 게이트 레벨 netlst와 SDF를 이용한 타이밍 시뮬레이션 결과, 2.5-V 전원전압에서 50-MHz로 안전하게 동작함을 확인하였으며, 8192점 FFT/IFFT 연산에 164-${\mu}\textrm{s}$가 소요되어 DVB-T 사양을 만족하는 것으로 평가되었다. 설계된 CFFT8k2k 코어는 FPGA로 구현하여 정상 동작함을 확인하였으며, 8192점 FFT의 평균 SQNR은 약 60-㏈로 분석되었다.

• 한국정보과학회논문지:정보통신
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• 제36권4호
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• pp.339-350
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• 2009

무선 센서 네트워크에서 센서 노드의 한정된 배터리 자원은 네트워크 수명에 직접적인 영향을 끼친다. 따라서 불필요한 전력 소모를 줄이기 위해, 많은 경우 최소한의 센서 노드만을 활성 모드로 유지하고 나머지는 휴면 모드로 유지한다. 그러나 이러한 경우, 예상하지 못한 결함으로 인해 센서 노드가 감지 및 전송 기능을 수행하지 못하게 되면 네트워크 서비스를 안정적으로 제공할 수가 없다. 따라서 센서노드의 결함에도 불구하고 감지수준을 일정하게 유지하는 것은 신뢰성 있는 감지환경을 제공하는 데 있어 매우 중요하다. 본 논문에서는 센서 노드의 결함으로 인한 감지수준 저하의 문제를 효과적으로 극복하기 위해 FCP(Fault-tolerant Coverage Preserving) 기법을 제안한다. FCP 기법에서는 각 활성 노드에 대해 백업 노드 집합을 미리 선정하여, 활성 노드의 결함 시 결함 노드를 대신하도록 한다. 성능 평가 결과, FCP 기법이 기존 결함 허용 기법들에 비해 평균 87.2% 향상된 감지범위 보존 성능을 보일 뿐 아니라, 추가 백업 노드 수와 추가 제어 메시지 전송량 측면에서도 각각 평균 57.6%, 평균 99.5% 향상된 효율성을 제공함을 보였다.