• Electrical & Electronic Materials
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• v.2 no.1
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• pp.52-64
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• 1989

본 연구에서는 고분자-고분자 및 고분자-금속-고분자의 구조를 갖는 2층고분가물질에 관한 전도전류특성이 조사되었다. 그 결과 2층고분자시료의 전도전류는 인가전압의 극성에 따라 차이가 있었으며 폴리에틸렌과 산화폴리에틸렌으로 구성되는 2층시료 PE-OxPE의 경우 OxPE의 산화도가 증대될 수록 전도전류값이 증가하는 것으로 나타났다. 또한 2충시료 PE-EVA에 대한 전도전류의 극성효과는 (+)극으로부터의 전하주입성이 뛰어난 EVA의 특성에 기인한다. 2층 고분자시료의 중간에 금속(Al)이 삽입된 PE-Al-EVA계의 전도전류특성은 Maxell-Wagner모델에 의한 이론에 대체로 부합되지만 이때의 전도전류는 PE-EVA의 구조보다 낮게 관측되었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.375-375
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• 2012

최근 차세대 평판 디스플레이의 응용에 많은 주목을 받고 있는 AMOLED의 경우 전류구동 방식이기 때문에 a-Si TFT 보다는 LTPS-TFT가 요구되며, 대면적 기판에서의 결정립 크기의 균일도가 매우 중요한 인자이다. 비정질 실리콘 박막 상부 혹은 하부에 도전층을 개재하고, 상기도전층에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 비정질 실리콘 박막을 급속 고온 고상 결정화하는 방법에 관한 기술인 JIC (Joule-heating Induced Crystallization) 결정화 공정은 기판 전체를 한번에 결정화 하는 방법이다. JIC 결정화 공정에 의하여 제조된 JIC poly-Si은 결정립 크기의 균일성이 우수하며 상온에서 수 micro-second내에 결정화를 수행하는 것이 가능하고 공정적인 측면에서도 별도의 열처리 Chamber가 필요하지 않는 장점을 가지고 있다. 그러나 고온 고속 열처리 방법인 JIC 결정화 공정을 수행 하면 Arc에 의하여 시편이 파괴되는 현상이 발견되었다. 본 연구에서는 Arc현상의 원인을 파악하기 위해 전압 인가 조건 및 시편 구조 조건을 변수로 결정화실험을 진행하였다. ARC가 발생하는 Si층과 Electrode 계면을 식각 분리하여 Electrode와 Si층 사이의 계면이 형성되지 않는 조건에서 전계를 인가하는 실험을 통하여 JIC 결정화 공정 중 고온에 도달하게 되면, a-Si층이 변형되어 형성된 poly-Si층이 전도성을 띄게 되고 인가된 전압이 도전층과 Poly-Si 사이에 위치한 $SiO_2$의 절연파괴(Dielectric breakdown)전압보다 높을 경우 전압 인가 방향에 수직으로 $SiO_2$가 절연 파괴되며 면저항 형태의 전도층의 단락이 진행되며 전도층이 완전히 단락되는 순간 Arc가 발생한다는 것을 관찰 할 수 있었다. 본 실험의 연구 결과를 바탕으로 Arc 발생을 방지하는 다양한 구조의 Equi-Potential 방법이 개발되었다.

• Proceedings of the KSEEG Conference
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• 2000.04b
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• pp.190-191
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• 2000

• Proceedings of the KWS Conference
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• 2010.05a
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• pp.80-80
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• 2010

전자제품의 소형화, 경량화, 고집적화가 심화됨에 따라 전자제품을 구성하는 회로의 미세화 또한 요구되고 있다. 이러한 요구는 경성회로기판 (rigid printed circuit board, RPCB) 뿐만 아니라 연성회로기판 (flexible printed circuit board, FPCB) 에도 적용되고 있으며 이에 대한 많은 연구 또한 이루어지고 있다. 연성회로기판은 일반적으로 절연층을 이루는 폴리이미드 (polyimide, PI)와 전도층을 이루는 구리로 이루어져 있다. 폴리이미드는 뛰어난 열적 화학적 안정성, 우수한 기계적 특성, 연속공정이 가능한 장점을 가지고 있으나, 고온다습한 환경하에서 높은 흡습성으로 인해 전도층을 이루는 구리와의 접합특성이 저하되는 단점 또한 가지고 있다. 또한 전도층을 이루는 구리는 고온다습한 환경하에서 산화 발생이 용이하기 때문에 접합특성의 감소를 야기할 수 있다. 따라서 본 연구에서는 고온다습한 조건하에서 sputtering and plating 공정을 통해 순수 Cr seed layer를 가지는 연성회로기판의 seed layer의 두께와 시효시간의 변화로 인해 발생하는 접합특성의 변화를 관찰하고 분석하였다. 본 연구에서는 두께 $25{\mu}m$의 일본 Kadena사(社)에서 제작된 폴리이미드 상에 sputtering 공정을 통해 순수 Cr으로 이루어진 각각 두께 100, 200, $300{\AA}$의 seed layer를 형성한 후 전해도금법을 이용, 두께 $8{\mu}m$의 구리 전도층을 형성한 시료를 사용하였다. 제작된 시료는 고온다습한 환경하에서의 접합 특성의 변화를 관찰하기 위하여 $85^{\circ}C$/85%RH 항온항습 조건하에서 각각 24, 72, 120, 168시간 동안 시효처리 한 후, Interconnections Packaging Circuitry (IPC) 규격에 의거하여 접합강도를 측정하였다. 시료의 전도층은 폭 3.2mm 길이 230mm의 패턴을 가지도록, 절연층은 폭 10mm, 길이 230mm으로 구성되었으며 이를 50.8mm/min의 박리 속도로 각 시편당 8회의 $90^{\circ}$ peel test를 실시하였다. 파면의 형상과 화학적 조성을 분석하기 위해 SEM (Scanning electron microscope)과 EDS (Energy-dispersive X-ray spectroscopy)를 사용하였으며, 파면의 조도 측정을 위해 AFM (Atomic force microscope)을 사용하였다. 또한 계면의 화학적 결합상태를 분석하기 위해 XPS (X-ray photoelectron spectroscopy)를 통해 파면을 관찰 분석하였다.

• The Journal of the Acoustical Society of Korea
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• v.32 no.6
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• pp.502-508
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• 2013

In this paper, 2D array transducers using a conductive backer similar to 1-3 composites have been designed, fabricated, and evaluated. The conductive backer was based on well known manufacturing process of 1-3 composites with affordable ingredients. The 2D array transducer had 4,096 elements designed to have 3.5 MHz center frequency and a fractional bandwidth over 60 %. Fabricated prototype of the transducer satisfied the specifications in the center frequency and bandwidth. Performance over the entire elements was so uniform that the standard deviation was less than 0.81 dB. Thus applicability of the conductive backer proposed in this work to 2D array transducers was verified.

• Proceedings of the Optical Society of Korea Conference
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• 2003.02a
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• pp.82-83
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• 2003

일반적인 PDP (Plasma display panel)용 전도성 저방출(low-e) 필터는 유리 기판 위에 굴절률이 높은 금속 산화물 유전체 박막과 Ag와 같은 귀금속 박막이 번갈아 쌓인 [유전체｜금속(Ag)｜유전체]가 기본 구조인 다층 박막의 형태로 개발되어 왔다. Ag는 가시광선 영역에서 다른 금속보다 작은 흡수를 보이고 전도성이 뛰어나 전자파 차페용 필터의 전도성 박막으로 널리 쓰인다. 그리고 이러한 구조에서 가시광선의 높은 투과율을 유지하면서 유해 전자기파를 차폐할 수 있도록 충분한 전도성을 갖추기 위해서는 2층 이상의 Ag 박막이 존재하도록 설계되며 유전체 박막과 금속 박막 사이에 1∼2 nm 정도의 매우 얇은 금속 보호 층을 사용한다. (중략)

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2015.11a
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• pp.265-265
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• 2015

Zinc Oxide 층은 역구조 유기 태양전지(Inverted Organic Photovoltaics, IOPV)에서 전자 수집 층으로 사용되는데, 전자 수집 및 전기 전도도 증가를 위하여 일반적으로 3차원 나노 구조체 및 양이온이 도핑된 Zinc Oxide 층이 사용된다. 본 연구에서는 저온 3차원 나노 구조체 및 음이온이 도핑된 Zinc Oxide 층을 적용하였으며, 그 결과 전자 수집 향상, 전기 전도도의 증가에 의하여 광전변환 효율(Power Conversion Efficiency, PCE)이 향상됨을 확인할 수 있었다.

• Journal of the Korean Crystal Growth and Crystal Technology
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• v.30 no.5
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• pp.174-182
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• 2020

The printed electronics field using ink-jet printing technology is in the spotlight as a next-generation technology, especially ink-jet 3D printing, which can simultaneously discharge and precisely control various ink materials, has been actively researched in recent years. In this study, complex structure of an insulating layer and a conductive layer was fabricated with photo-curable silica ink and PVP-added Cu nano ink using ink-jet 3D printing technology. A precise photocured silica insulating layer was designed by optimizing the printing conditions and the rheological properties of the ink, and the resistance of the insulating layer was 2.43 × 10¹³ Ω·cm. On the photo-cured silica insulating layer, a Cu conductive layer was printed by controlling droplet distance. The sintering of the PVP-added nano Cu ink was performed using an IPL flash sintering process, and electrical and mechanical properties were confirmed according to the annealing temperature and applied voltage. Finally, it was confirmed that the resistance of the PVP-added Cu conductive layer was very low as 29 μΩ·cm under 100℃ annealing temperature and 700 V of IPL applied voltage, and the adhesion to the photo-cured silica insulating layer was very good.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.06a
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• pp.507-509
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• 2007

본 연구는 기존의 방식으로 만든 비정질 실리콘 박막 트랜지스터의 제조공정에서 발생되는 결함에 대한 원인을 분석하고 해결함으로써 수율을 증대시키고 신뢰성을 개선하고자한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 $n^+a-Si:H$ 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 $n^+a-Si:H$ 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조한 박막 트랜지스터에서 생기는 문제는 주로 광식각공정시 PR의 잔존이나 세척 시 얇은 화학막이 표면에 남거나 생겨서 발생되며, 이는 소자를 파괴시키는 주된 원인이 된다. 그러므로 이를 개선하기 위하여 ashing 이나 세척공정을 보다 엄격하게 수행하였다. 이와 같이 공정에 보다 엄격한 기준의 세척과 여분의 처리공정을 가하여 수율을 확실히 개선 할 수 있었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2004.05b
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• pp.627-629
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• 2004

본 연구는 자기정렬 방법을 기존의 방식과 다르게 적용하여 수소화 된 비정질 실리콘 박막 트랜지스터의 제조공정을 단순화하고, 박막 트랜지스터의 게이트와 소오스-드레인간의 기생용량을 줄인다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si:H 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 n+a-Si:H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝 하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조하면 기존의 박막 트랜지스터에 비하여 특성은 같고, 제조공정은 줄어들며, 또한 게이트와 소오스-드레인간의 기생용량이 줄어들어 동작속도를 개선시킬 수 있다.