• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
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• pp.293-296
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• 2004

초고압 케이블의 절연물질로 널리 사용되고 있는 가교 폴리에틸렌의 전기적 특성은 라멜라 결정 조직의 밀도와 라멜라 조직의 성장방향과 밀접한 관련이 있는 것으로 알려지고 있다. 본 연구에서는 반도전 물질에 2종의 첨가제를 이용하여 처방한 3종의 반도전 컴파운드에 대하여 시편 제작 조건에 따른 미세 조직을 제어하여 폴리에틸렌의 미세 조직을 변화시킴으로써, 라멜라 조직이 전기적 특성에 미치는 영향을 분석하였다. 전기적 특성은 AC 절연파괴 전압을 측정하였으며, 미세 조직 변화를 조사하기 위하여 TEM 이미지 분석 통하여 라멜라 밀도를 통계적으로 정성 분석하여 상관관계를 규명하였다.

• 전기전자학회논문지
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• 제25권1호
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• pp.168-173
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• 2021

본 논문에서는 일반적인 ESD 보호소자인 LVTSCR의 구조적 변경을 통해 향상된 전기적 특성을 달성한 새로운 구조의 ESD 보호소자를 제안한다. 또한 요구되는 전압 Application에 따른 ESD Design Window에 최적화된 설계를 위하여 N-Stack 기술을 적용한다. 기존의 LVTSCR 구조에 추가로 삽입된 N-Well 영역은 Anode와 전기적으로 연결함으로써 추가적인 ESD 방전경로를 제공하고 이는 온-저항 및 온도 특성을 향상시킨다. 또한 짧은 Trigger 경로는 기존의 LVTSCR보다 더 낮은 Trigger Voltage 가지므로 우수한 Snapback 특성을 지닌다. 그리고 제안된 ESD 보호소자의 전기적 특성을 검증하기 위해 Synopsys 사의 T-CAD Simulator을 이용하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.21-22
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• 2007

내환원성을 가지는 (Ca,Sr)(ZrTi)$O_3$계 C0G 원료와 코어 쉘 구조를 가지는 $BaTiO_3$계 X7R 원료를 적용하여 고압용 적층 칩 캐패시터를 제작하여 내부전극 형상 및 원료에 따른 신뢰성 밑 전기적 특성을 연구하였다. C0G 특성의 원료는 X7R 원료에 비해 단위 두께당 내전압이 감소하는 경향이 적었으며 내전압 특성도 우수하게 나타났다. 또한, 내부 전극 설계에 있어 floating에 따른 영향은 C0G, X7R 특성 원료 모두 향상된 전기적 특성과 신뢰성을 가짐을 확인 할 수 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.169-170
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• 2007

기존 사용되어온 절연막인 $SiO_2$ 의 절연특성이 신호의 간섭 등의 문제가 있어서 절연특성을 좋게 하기 위해 낮은 유전상수와 비결정질의 절연막을 요구하고 있다. 본 연구에서는 혼합된 OTS solution으로 처리된 $SiO_2$ 절연막이 OTS 함유량 증가에 따른 전기적인 특성을 조사하였다. 전압-전류 특성 곡선에 의한 누설전류 증가랑이 OTS 함유량 증가에 따라 비례적으로 증가하지 않았으며 0.7% 처리 농도에서 누설전류가 가장 적게 나타났다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.21-21
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• 2007

Strained silicon 기술은 MOSFET 채널 내 캐리어 이동도를 향상시켜 집적회로의 성능을 향상시키는 기술이다. 최근에는 strained 실리콘 기술과 SOI(silicon On Insulator) 기술을 접목시켜 집적회로 소자의 특성을 더욱 향상시킨 SSOI(Strained Silicon On Insulator) 기술이 연구되고 있다. 본 연구에서는 pseudo MOSFET 측정법을 이용하여 strained SOI 웨이퍼의 전기적 특성 분석을 행하였다. pseudo MOSFET 측정법은 SOI 웨이퍼의 전기적 특성분석을 위해 고안된 방법으로써 산화, 도핑 등의 소자 제조 공정 없이도 SOI 표면 실리콘층의 이동도와 매몰산화막과의 계면 특성 등을 분석해 낼 수 있는 기술이다. 표면 실리콘층의 두께와 매몰산화막의 두께가 각각 60nm, 150nm인 SOI 웨이퍼와 동일한 막 두께를 가지며 표면 실리콘층이 strained silicon인 SSOI 웨이퍼를 제작하여 그 특성을 비교 분석하였다. Pseudo MOSFET 측정 결과 Strained SOI 웨이퍼에서 표면 실리콘총 내의 전자 이동도가 일반적인 SOI 웨이퍼보다 약 25% 향상되었으며 정공 이동도나 매몰산화막의 계면 트랩밀도는 큰 차이를 보이지 않았다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.381-381
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• 2013

유기물/무기물 나노복합체를 사용한 비휘발성 메모리 소자는 낮은 공정 가격 및 높은 유연성 때문에 많은 연구가 진행되고 있다. 그러나 나노복합체를 사용한 비휘발성 메모리 소자의 형성 및 전기적 특성에 대한 연구는 많지만, 나노 입자가 포함된 고분자층을 이용한 플렉서블 유기 메모리 소자의 전기적 특성 및 동작 메커니즘에 대한 연구는 미미하다. 이 연구에서는 나노입자와 고분자가 혼합된 나노복합체를 유연성 있는 indium-tin-oxide (ITO)가 코팅된 polyethylene terephthalate (PET) 기판 위에 형성하여 비휘발성 메모리 소자를 제작하여 유연성 있는 기판이 휘어짐에 따른 전기적 특성과 기억 메커니즘을 설명하였다. 나노입자가 포함된 고분자층은 스핀코팅 방법을 이용하여 쉽게 형성한 후, 그 위에 금속 마스크를 사용하여 상부 Al 전극을 형성하였다. Al/나노입자가 포함된 고분자층/ITO/PET 메모리 소자의 전류-전압 (I-v) 특성에서 낮은 전도도와 높은 전도도를 갖고 있는 쌍안정성 동작을 관측할 수 있었다. 같은 조건에서 나노입자가 포함되지 않은 메모리 소자를 제작하여 측정한 I-V 특성은 쌍안정성 동작이 일어나지 않은 것을 관측하였다. 실험적 결과를 바탕으로 나노입자가 쌍안정성을 일으키는 메모리 저장 물질임을 확인할 수 있었다. 유연성 있는 기판의 휘어짐에 따른 I-V 특성과 스트레스에 의한 전도도 상태 유지 능력 측정을 수행하여 기판 휘어짐에 따른 전기적 특성과 안정성이 변화되는 것을 관측하였다. 측정된 I-V와 스트레스에 의한 전도도 상태 유지 능력 측정 결과를 기반으로 기억 메커니즘과 기판의 휘어짐에 따른 안정성을 설명하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.390-390
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• 2013

유기물을 이용하여 제작한 비휘발성 메모리 소자는 저전압 구동, 간단한 공정과 플렉서블 모바일에 응용 가능성 때문에 많은 연구가 진행되고 있다. 나노복합체를 사용하여 제작한 비휘발성 메모리 소자의 전기적 특성에 대한 연구가 많이 진행되었으나 고분자를 저장매체로 사용한 메모리 소자의 전기적 특성에 대한 연구는 미흡하다. 본 연구에서 poly (methylmethacrylate) (PMMA)와 poly (3-hexylthiophene) (P3HT) 혼합한 용액을 이용하여 제작한 메모리 소자의 전기적 특성을 연구하였다. P3HT와 PMMA를 같이 클로로벤젠에 용해한 후 초음파 교반기를 사용하여 두 물질을 고르게 섞었다. Indium-tin-oxide가 코팅된 유리 기판 위에 제작한 고분자 용액을 스핀 코팅하고, 열을 가해 용매를 제거하였다. P3HT박막 위에Al을 상부전극으로 열증착하여 소자를 제작하였다. 제작된 소자의 전류-전압(I-V) 측정결과는 같은 전압에서 전도도가 큰 ON 상태와 전도도가 작은 OFF 상태의 큰 ON/OFF 전류비율을 가진 전류의 히스테리시스를 보여주었다. P3HT를 포함하지 않은 소자의 I-V 측정결과는 전류의 히스테리시스 특성이 보이지 않았고 이것은 P3HT 박막이 메모리 특성을 나타내는 저장매체가 됨을 알 수 있었다. 소자의 전류-시간 특성 측정 결과는 전류의 ON/OFF 비율이 시간에 따라 큰 감쇠 현상 없이 오랫동안 지속적으로 유지됨을 보여줌으로 소자의 동작 안정성을 알 수 있었다.

• 한국광학회지
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• 제4권4호
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• pp.411-419
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• 1993

저에너지의 Ar 이온빔으로 Cr 박막을 보조 증착하였으며, 이온빔 보조 증착 박막과 보통 박막의 광학적, 전기적 및 기계적 특성을 비교 분석하였다. 보통 박막에 비해 이온빔 보조증착 Cr 박막의 광학 상수와 반사율은 증가하고 전기비저항은 감소하여 bulk에 가까운 특성을 나타내었으며, 인장 응력은 감소하여 낟알 크기는 큰 차이가 없었다. 성장하는 Cr 박막에 대한 이온빔의 충격과 기판의 이온빔 세척은 박막의 조밀도를 증가시키는 경향으로 박막의 내부 구조에 변화를 주어 Cr 박막의 광학적 및 전기적 특성을 개선시키는 것으로 판단된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.462-462
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• 2011

그래핀은 탄소원자로 구성된 원자단위 두께의 매우 얇은 2차원의 나노재료로서 높은 투광도 뿐만 아니라 우수한 기계적, 전기적 특성을 지니며 구조적 화학적 으로도 매우 안정한 것으로 알려져 있다. 이러한 그래핀을 얻는 방법에는 물리·화학적 박리법, 탄화규소의 흑연화, 열화학기 상증착법(thermal chemical vapor deposition; TCVD)등 많은 방법들이 존재한다. 이중 TCVD방법이 대면적으로 두께균일도가 높은 그래핀을 얻는데 가장 적합한 방법으로 알려져 있다. 한편 그래핀은 우수한 특성들을 기반으로 센서나 메모리와 같은 기능성 소자로 응용이 가능할 뿐 아니라 투명고분자 기판으로 전사함으로서 유연성 투명전극을 제작 가능하여 기존의 인듐산화물(indium tin oxide; ITO) 투명전극을 대체하여 디스플레이, 터치스크린, 전·자기 차폐재 등의 다양한 분야로의 응용이 가능하다고 예측되고 있다. 본 연구에서는 TCVD법을 이용하여 대면적으로 두께균일도가 높은 그래핀을 합성하여 투명 고분자 기판(polyethylene terephthalate; PET) 위에 전사하여 투명전도막을 제작한 후, 압축변형률(compressive strain)의 변화에 따른 전기적 특성 변화를 측정하였다. 그래핀은 300 nm 두께의 니켈박막이 증착된 산화물 실리콘 기판위에 원료가스로 메탄(CH4)을 사용하여 합성하였다. 합성 결과 단층 그래핀의 면적은 약 80% 이상이었으며, 합성된 그래핀은 분석의 용이함 및 향후 다양한 응용을 위하여 식각공정을 통해 산화막 실리콘 기판과 PET기판으로 전사하였다. PET기판 위로 전사하여 제작한 그래핀 투명전도막의 strain 인가에 따른 전기적 특성을 관찰한 결과, 약 20%의 비교적 높은 strain하에서도 전기적특성이 크게 변화하지 않는 것을 확인하였다. 그래핀의 특성분석을 위해서는 광학현미경, 라만 분광기, 투과전자현미경, 자외 및 가시선 분광광도계, 4탐침측정기 등을 이용하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.348-348
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• 2012

휴대용 저장매체에서부터 solid state disk와 같은 고속 시스템 저장 매체 까지 플래시 메모리의 활용도가 급속도로 커지고 있다. 이에 플래시 메모리에 대한 연구 또한 활발히 진행 되고 있다. 현재 다결정 실리콘을 전하 주입 층으로 사용하는 기존의 플래시 메모리는 20 nm 급 까지 비례 축소되어 활용되고 있다. 하지만 20 nm 이하 크기의 소자에서는 과도한 누설전류와 구동전압의 불안정, 큰 간섭현상으로 인한 성능저하와 같은 많은 문제점에 봉착해 있다. 이를 해결하기 위해 FinFET, Vertical 3-dimensional memory, MRAM (Magnetoresistive Random Access Memory), PRAM(Phase-change Memory)과 같은 차세대 메모리 소자에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 차세대 메모리 구조로 주목 받고 있는 FinFET 구조를 가진 플래시 메모리에서 fin 의 채널영역의 도핑 농도 변화에 의한 20 nm 이하의 게이트 크기를 가지는 소자의 전기적 특성과 프로그램 특성을 3차원 시뮬레이션을 통해 계산하였다. 본 연구에서는 FinFET 구조를 가진 플래시 메모리의 채널이 형성되는 fin의 윗부분도핑농도의 변화에 의한 전기적 특성과 프로그램 특성을 계산하였다. 본 계산에 사용된 구조는 게이트의 크기, 핀의 두께와 높이는 18, 15 그리고 28 nm이다. 기판은 Boron으로 $1{\times}10^{18}cm^{-3}$ 농도로 도핑 하였으며, 소스와 드레인, 다결정 실리콘 게이트는 $1{\times}10^{20}cm^{-3}$ 농도로 Phosphorus로 도핑 하였다. 채널이 형성되는 fin의 윗부분의 도핑농도를 $1{\times}10^{18}cm^{-3}$ 에서 $1{\times}5^{19}cm^{-3}$ 까지 변화 시키면서 각 농도에 대한 프로그램 특성과 전기적 특성을 계산하였다. 전류-전압 곡선과 전자주입 층에 주입되는 전하의 양을 통해 특성을 확인하였고 각 구조에서의 채널과 전자 주입 층의 전자의 농도, 전기장, 전기적 위치 에너지와 공핍 영역의 분포를 통해 분석하였다. 채널의 도핑농도 변화로 인한 fin 영역의 공핍 영역의 분포 변화로 인해 전기적 특성과 프로그램 특성이 변화함을 확인하였다.