• 마이크로전자및패키징학회지
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• 제28권4호
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• pp.1-10
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• 2021

최근 전자 부품의 소형화, 고집적화가 진행되고 있으며, 소형화된 전자기기는 작은 면적과 얇은 두께로 전자파 간섭 및 발열문제를 해결해야 한다. 그래핀(Graphene) 복합재와 그라파이트(Graphite) 복합재는 가벼우면서도 우수한 전기 전도성과 열전도도로 전자파 차폐와 방열 문제를 해결할 수 있는 소재이다. 최근 합성 기술과 복합재 제조기술이 발전함에 따라 그래핀과 그라파이트 복합재를 다양한 분야에 적용하기 위한 연구들이 진행되고 있으며, 본 연구에서는 그래핀과 그라파이트를 이용하여 전자파 차폐 및 방열 특성을 동시에 가지는 복합재 필름을 제안한 최근 연구를 알아보고자 한다.

• 한국전자통신학회논문지
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• 제17권6호
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• pp.1175-1180
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• 2022

STI는 반도체 소자의 소형화 및 고집적화에 따른 광역 평탄화를 위한 공정 기술로써 많은 연구가 이루어져 왔다. 본 연구에서는 STI의 profile 개선을 위한 방법으로 STI 건식각 후 HF 용액에 의한 pad oxide 습식각과 O₂+CF₄ 건식각을 제안하였다. 이 공정 기술은 기존의 방법보다 소자의 밀집도에 따른 패턴간의 프로파일 불균형과 누설전류의 개선을 나타내었다. 또한 동일한 STI 깊이와 HLD 증착를 갖는 디바이스에 대하여 CMP 후 HLD 두께를 측정한 결과 디바이스 밀도에 따라 측정값이 다르게 나타났고 이는 CMP 후 디바이스 밀도에 따른 질화막의 두께 차이 및 슬러리의 선택비에 기인됨을 확인하였다.

• 마이크로전자및패키징학회지
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• 제30권3호
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• pp.1-10
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• 2023

최근, 고사양 컴퓨터, 모바일 제품의 수요가 증가하면서 반도체 패키지의 고집적화, 고밀도화가 요구된다. 따라서 많은 양의 데이터를 한 번에 전송하기 위해 범프 크기 및 피치 (Pitch)를 줄이고 I/O 밀도를 증가시킬 수 있는 플립 칩 (flip-chip), 구리 필러 (Cu pillar)와 같은 마이크로 범프 (Micro-bump)가 사용된다. 하지만 범프의 직경이 70 ㎛ 이하일 경우 솔더 (Solder) 내 금속간화합물 (Intermetallic compound, IMC)이 차지하는 부피 분율의 급격한 증가로 인해 취성이 증가하고, 전기적 특성이 감소하여 접합부 신뢰성을 악화시킨다. 따라서 이러한 점을 개선하기 위해 UBM (Under Bump Metallization) 또는 Cu pillar와 솔더 캡 사이에 diffusion barrier 역할을 하는 층을 삽입시키기도 한다. 본 review 논문에서는 추가적인 층 삽입을 통해 마이크로 범프의 과도한 IMC의 성장을 억제하여 접합부 특성을 향상시키기 위한 다양한 연구를 비교 분석하였다.

• 심성연구
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• 제33권2호
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• pp.99-140
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• 2018

저자는 융의 개념을 중심으로 면밀하게 전이에 대한 분석심리학적 고찰을 한 후, 융이 '전이의 심리학'에서 앞부분을 인용한 연금술서인 '현자의 장미원' 전체에 대한 해석이 필요하다는 것을 제시하였었다. '현자의 장미원' 20개 목판화의 상징적 의미는 흑화, 백화, 황화, 적화 등의 연금술적 단계로 해석될 수 있었다. 이러한 단계적 변환의 과정은 개성화 과정으로 연결되며 정신치료의 과정과도 연관하여 볼 수 있었으며, 전이의 의미는 개성화 과정의 입문과정으로 설명될 수 있었다. 이러한 정신적 변환과 인간의 발달에 대하여 동양의 전통적 사상과도 비교하여 제시하여 보았다. 개성화 과정은 치료적 관계를 비롯한 인간관계의 발달과도 같이 발전해 나아가는 것으로 볼 수 있는데, 동양에서의 인간(人間)이라는 관념은 매우 함축적 의미가 있는 것으로 향후 이에 대한 깊은 연구가 필요하다.

• 마이크로전자및패키징학회지
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• 제31권1호
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• pp.35-42
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• 2024

최근 반도체 칩의 소형화 및 고집적화에 따라 미세 피치에 의한 범프 브리지 (bump bridge) 현상이 문제점으로 주목받고 있다. 이에 따라 범프 브리지 현상을 최소화할 수 있는 Cu pillar bump가 미세 피치에 대응하기 위해 반도체 패키지 산업에서 널리 적용되고 있다. 고온의 환경에 노출될 경우, 접합부 계면에 형성되는 금속간화합물(Intermetallic compound, IMC)의 두께가 증가함과 동시에 일부 IMC/Cu 및 IMC 계면 내부에 Kirkendall void가 형성되어 성장하게 된다. IMC의 과도한 성장과 Kirkendall void의 형성 및 성장은 접합부에 대한 기계적 신뢰성을 약화시키기 때문에 이를 제어하는 것이 중요하다. 따라서, 본 연구에서는 CS(Cu+ Sn-1.8Ag Solder) 구조 Cu pillar bump의 등온 시효 처리에 따른 접합부 특성 평가가 수행되었으며 그 결과가 보고되었다.

• 생물환경조절학회지
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• 제23권3호
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• pp.205-211
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• 2014

본 연구는 착과 정도가 '설향' 딸기의 수량, 과실 품질 및 식물체 생육에 미치는 영향을 밝히고자 실시하였다. 1화방부터 4화방까지 과실수가 20, 25, 30이 되도록 착과량을 조절하였고 일부는 무적화 하였다. 주당 착과수가 많을수록 총 과실 생산량은 증가하나 상품성 과실 생산이 감소하고, 비상품과 생산이 증가하였다. 무적화한 대조구는 착과량을 조절한 처리구 보다 1화방과 2화방에서 과실 수량이 많았으나 3화방과 4화방에서 감소하는 경향이었다. 과실의 당도는 착과량이 낮을수록 증가하였다. 각 화방의 수확시기는 착과량이 낮을수록 빨랐다. 2화방과 4화방에서 착과량 20은 무적화한 대조구에 비해 10일 정도 수확이 빨랐다. 2012년 11월 24일 1화방에 적화 처리하였다. 2013년 3월 7일 2화방의 과실 건물중은 대조구에서 가장 많았다. 대조구와 착과량 30은 11월 24일보다 뿌리의 건물중이 감소하였다. 4월 9일 3화방의 과실 건물중은 처리에 따른 유의적 차이가 없었으나 영양생장 기관인 잎, 뿌리, 크라운의 건물중은 착과량이 증가할수록 감소하였다. 5월 12일 착과량이 증가할수록 엽면적과 영양생장 기관의 건물중이 감소하였고, 생육 후기로 갈수록 착과 정도에 의한 차이가 현저하였다. '설향' 딸기의 적정 착과량은 20에서 25 정도이며, 착과량을 조절하여 영양생장과 생식생장의 균형을 유지하는 것이 안정적인 과실생산을 위해 매우 중요하다.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2010년도 춘계학술대회 초록집
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• pp.81-81
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• 2010

유리기판위에 큰 결정입자를 갖는 실리콘 (폴리 실리콘) 박막을 제조하는 것은 가격저가화 및 대면적화 측면 같은 산업화의 높은 잠재성을 가지고 있기 때문에 그동안 많은 관심을 가지고 연구되어 오고 있다. 다양한 방법을 이용하여 다결정 실리콘 박막을 만들기 위해 노력해 오고 있으며, 태양전지에 응용하기 위하여 연속적이면서 10um이상의 큰 입자를 갖는 다결정 실리콘 씨앗층이 필요하며, 고속증착을 위해서는 (100)의 결정성장방향 등 다양한 조건이 제시될 수 있다. 다결정 실리콘 흡수층의 품질은 고품질의 다결정 실리콘 씨앗층에서 얻어질 수 있다. 이러한 다결정 실리콘의 에피막 성장을 위해서는 유리기판의 연화점이 저압 화학기상증착법 및 아크 플라즈마 등과 같은 고온기반의 공정 적용의 어려움이 있기 때문에 제약 사항으로 항상 문제가 제기되고 있다. 이러한 관점에서 볼때 유리기판위에 에피막을 성장시키는 방법으로 많지 않은 방법들이 사용될 수 있는데 전자 공명 화학기상증착법(ECR-CVD), 이온빔 증착법(IBAD), 레이저 결정화법(LC) 및 펄스 자석 스퍼터링법 등이 에피 실리콘 성장을 위해 제안되는 대표적인 방법으로 볼 수 있다. 이중에서 효율적인 관점에서 볼때 IBAD는 산업화측면에서 좀더 많은 이점을 가지고 있으나, 박막을 형성하는 과정에서 큰 에너지 및 이온크기의 빔 사이즈 등으로 인한 표면으로의 damages가 일어날 수 있어 쉽지 않는 방법이 될 수 있다. 여기에서는 이러한 damage를 획기적으로 줄이면서 저온에서 결정화 시킬 수 있는 cold annealing법을 소개하고자 한다. 이온빔에 비해서 전자빔의 에너지와 크기는 그리드 형태의 렌즈를 통해 전체면적에 조사하는 것을 쉽게 제어할 수 있으며 이러한 전자빔의 생성은 금속 필라멘트의 열전자가 아닌 Ar플라즈마에서 전자의 분리를 통해 발생된다. 유리기판위에 흡수층 제조연구를 위해 DC 및 RF 스퍼터링법을 이용한 비정질실리콘의 박막에 대하여 두께별에 따른 밴드갭, 캐리어농도 등의 변화에 대하여 조사한다. 최적의 조건에서 비정질 실리콘을 2um이하로 증착을 한 후, 전자빔 조사를 위해 1.4~3.2keV의 다양한 에너지세기 및 조사시간을 변수로 하여 실험진행을 한 후 단면의 이미지 및 결정화 정도에 대한 관찰을 위해 SEM과 TEM을 이용하고, 라만, XRD를 이용하여 결정화 정도를 조사한다. 또한 Hall효과 측정시스템을 이용하여 캐리어농도, 이동도 등을 각 변수별로 전기적 특성변화에 대하여 분석한다. 또한, 태양전지용 흡수층으로 응용을 위하여 dark전도도 및 photo전도도를 측정하여 광감도에 대한 결과가 포함된다.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2010년도 춘계학술대회 초록집
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• pp.62.2-62.2
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• 2010

박막 실리콘 태양 전지는 저가격화 및 대량생산, 대면적화에 유리하다는 장점을 가지고 있다. 단점으로 지적되는 낮은 효율을 극복하기 위해 광흡수층의 밴드갭이 서로 다른 두 개 이상의 박막을 적층하여, 넓은 파장 대역의 빛을 효과적으로 흡수함으로써 광변환 효율을 올리기 위한 많은 연구가 이루어지고 있다. 서로 다른 밴드갭의 광흡수층을 가진 p-i-n 구조를 다중 적층하여 고효율의 태양 전지를 제작하기 위해서는 n-도핑층과, p-도핑층 간에 전자와 정공이 빠르게 재결합할 수 있는 터널 접합(Tunnel Recombination Junction)의 형성이 필수적이며, 이때 광손실이 최소화되도록 해야한다. 만약 터널 접합이 적절하게 형성되지 않으면 결합되지 않은 전자와 정공이 도핑층 사이에 쌓이게 되고, 도핑층 사이의 저항 증가로 태양 전지의 광변환 효율은 크게 하락한다. 이번 연구에서는 터널 접합이 잘 이루어지게 하기 위한 n-도핑층 및 p-도핑층 박막의 특성과, 터널 접합의 특성에 따른 적층형 태양 전지의 광효율 변화를 확인하였다. 광흡수층 및 도핑층은 TCO($SnO_2:F$, Asahi) 유리 기판 위에 PECVD를 사용하여 p-i-n 구조로 RF Power 조건에서 증착되었고, ${\mu}c$-Si 광흡수층의 경우에는 VHF Power 조건에서 증착되었다. 광흡수층이 a-Si/${\mu}c$-Si의 구조를 가지는 이중 접합 태양 전지에서 ${\mu}c$-Si n-도핑층/${\mu}c$-Si p-도핑층 사이의 터널 접합 실험 결과 n-도핑층 및 p-도핑층의 결정화도와 도핑 농도를 조절하여 터널 접합의 저항을 최소화했고, 터널 접합 특성이 이중 접합 셀의 광효율 특성과 유사한 경향을 보임을 확인하였다. 광흡수층이 a-Si/a-SiGe/${\mu}c$-Si의 구조를 가지는 삼중 접합 태양 전지 실험의 경우 a-Si과 a-SiGe 광흡수층 사이에 ${\mu}c$-Si n-도핑층/${\mu}c$-Si p-도핑층/a-SiC p-도핑층의 구조를 적용하여 터널 접합을 형성하였으며, ${\mu}c$-Si p-도핑층의 두께 및 박막 특성을 개선하여 광손실이 최소화된 터널 접합을 구현하였고, 삼중 접합 태양 전지에 적용되었다.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2010년도 춘계학술대회 초록집
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• pp.80-80
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• 2010

유리기판위에 큰 결정입자를 갖는 실리콘 (폴리 실리콘) 박막을 제조하는 것은 가격저가화 및 대면적화 측면 같은 산업화의 높은 잠재성을 가지고 있기 때문에 그동안 많은 관심을 가지고 연구되어 오고 있다. 다양한 방법을 이용하여 다결정 실리콘 박막을 만들기 위해 노력해 오고 있으며, 태양전지에 응용하기 위하여 연속적이면서 10um이상의 큰 입자를 갖는 다결정 실리콘 씨앗층이 필요하며, 고속증착을 위해서는 (100)의 결정성장방향 등 다양한 조건이 제시될 수 있다. 다결정 실리콘 흡수층의 품질은 고품질의 다결정 실리콘 씨앗층에서 얻어질 수 있다. 이러한 다결정 실리콘의 에피막 성장을 위해서는 유리기판의 연화점이 저압 화학기상증착법 및 아크 플라즈마 등과 같은 고온기반의 공정 적용의 어려움이 있기 때문에 제약 사항으로 항상 문제가 제기되고 있다. 이러한 관점에서 볼때 유리기판위에 에피막을 성장시키는 방법으로 많지 않은 방법들이 사용될 수 있는데 전자 공명 화학기상증착법(ECR-CVD), 이온빔 증착법(IBAD), 레이저 결정화법(LC) 및 펄스 자석 스퍼터링법 등이 에피 실리콘 성장을 위해 제안되는 대표적인 방법으로 볼 수 있다. 이중에서 효율적인 관점에서 볼때 IBAD는 산업화측면에서 좀더 많은 이점을 가지고 있으나, 박막을 형성하는 과정에서 큰 에너지 및 이온크기의 빔 사이즈 등으로 인한 표면으로의 damages가 일어날 수 있어 쉽지 않는 방법이 될 수 있다. 여기에서는 이러한 damage를 획기적으로 줄이면서 저온에서 결정화 시킬 수 있는 cold annealing법을 소개하고자 한다. 이온빔에 비해서 전자빔의 에너지와 크기는 그리드 형태의 렌즈를 통해 전체면적에 조사하는 것을 쉽게 제어할 수 있으며 이러한 전자빔의 생성은 금속 필라멘트의 열전자가 아닌 Ar플라즈마에서 전자의 분리를 통해 발생된다. 유리기판위에 다결정 실리콘 씨앗층을 제조하기 위하여 전자빔을 조사하는 방법과 Al을 이용한 씨앗층 제조법이 비교되어 공정 수행이 이루어진다. 우선, 전자빔 조사를 위해 DC 및 RF 스퍼터링법을 이용하여 ${\sim}10^{20}cm^{-3}$이상의 농도를 갖는 $p^+^+$ 비정질 실리콘 박막을 제조한다. Al의 증착은 DC 스퍼터링법을 이용하여 제조하고 그 두께는 실리콘 박막의 두께와 동일한 조건(350nm)으로 제조한다. 제조된 샘플은 E-beam gun이 달린 챔버로 이동하여 1.4keV의 세기를 가지고 각각 10, 20, 50, 100초를 조사한 후 단면의 이미지를 SEM으로, 결정화 정도를 Raman으로, 결정화 방향 등에 대한 조사를 XRD로 분석 측정한다. 그리고 Hall effect를 통해 전자빔의 조사 전후의 캐리어 농도, 이동도 및 비저항 등에 대한 조사가 이루어진다. 동시에 Al을 촉매로 한 layer교환에 대하여 마찬가지로 분석을 통하여 최종적으로 비교분석이 이루어 진다. 전자빔을 조사한 샘플에 대하여 빠른 시간 및 캐리어농도 제어 등의 우수성이 보이며, 특히 ~98%이상의 결정화율을 보일 것으로 예상된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.259-259
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• 2016

반도체 산업 전반에 걸쳐 이루어지고 있는 연구는 소자를 더 작게 만들면서도 구동능력은 우수한 소자를 만들어내는 것이라고 할 수 있다. 따라서 소자의 미세화와 함께 트랜지스터의 구동능력의 향상을 위한 기술개발에 대한 필요성이 점차 커지고 있으며, 고유전(high-k)재료를 트랜지스터의 게이트 절연막으로 이용하는 방법이 개발되고 있다. High-k 재료를 트랜지스터의 게이트 절연막에 적용하면 낮은 전압으로 소자를 구동할 수 있어서 소비전력이 감소하고 소자의 미세화 측면에서도 매우 유리하다. 그러나, 초미세화된 소자를 제작하기 위하여 high-k 절연막의 두께를 줄이게 되면, 전기적 용량(capacitance)은 커지지만 에너지 밴드 오프셋(band-offset)이 기존의 실리콘 산화막(SiO2)보다 작고 또한 열공정에 의해 쉽게 결정화가 이루어지기 때문에 누설전류가 발생하여 소자의 열화를 초래할 수 있다. 따라서, 최근에는 이러한 문제를 해결하기 위하여 게이트 절연막 엔지니어링을 통해서 누설전류를 줄이면서 전기적 용량을 확보할 수 있는 연구가 주목받고 있다. 본 실험에서는 high-k 물질인 Ta2O5와 SiO2를 적층시켜서 누설전류를 줄이면서 동시에 높은 캐패시턴스를 달성할 수 있는 게이트 절연막 엔지니어링에 대한 연구를 진행하였다. 먼저 n-type Si 기판을 표준 RCA 세정한 다음, RF sputter를 사용하여 두께가 Ta2O5/SiO2 = 50/0, 50/5, 50/10, 25/10, 25/5 nm인 적층구조의 게이트 절연막을 형성하였다. 다음으로 Al 게이트 전극을 150 nm의 두께로 증착한 다음, 전기적 특성 개선을 위하여 furnace N2 분위기에서 $400^{\circ}C$로 30분간 후속 열처리를 진행하여 MOS capacitor 소자를 제작하였고, I-V 및 C-V 측정을 통하여 형성된 게이트 절연막의 전기적 특성을 평가하였다. 그 결과, Ta2O5/SiO2 = 50/0, 50/5, 50/10 nm인 게이트 절연막들은 누설전류는 낮지만, 큰 용량을 얻을 수 없었다. 한편, Ta2O5/SiO2 = 25/10, 25/5 nm의 조합에서는 충분한 용량을 확보할 수 있었다. 적층된 게이트 절연막의 유전상수는 25/5 nm, 25/10 nm 각각 8.3, 7.6으로 비슷하였지만, 문턱치 전압(VTH)은 각각 -0.64 V, -0.18 V로 25/10 nm가 0 V에 보다 근접한 값을 나타내었다. 한편, 누설전류는 25/10 nm가 25/5 nm보다 약 20 nA (@5 V) 낮은 것을 확인할 수 있었으며 절연파괴전압(breakdown voltage)도 증가한 것을 확인하였다. 결론적으로 Ta2O5/SiO2 적층 절연막의 두께가 25nm/10nm에서 최적의 특성을 얻을 수 있었으며, 본 실험과 같이 게이트 절연막 엔지니어링을 통하여 효과적으로 누설전류를 줄이고 게이트 용량을 증가시킴으로써 고집적화된 소자의 제작에 유용한 기술로 기대된다.