• Journal of the Korean Institute of Telematics and Electronics
• /
• v.8 no.2
• /
• pp.24-33
• /
• 1971

A noble method of delta modulation by means of pair transistor circuit having negative resistance charcteristic is presented. An RC parallel circuit is inserted between two eiuitter tarminals of the pair transistor circuit, and their emitters are driven by a square pulsed current source. Basically this is a relaxation oscillator circuit. But when the value of capacitors and resistanc R, and the pulse height of driving source are properly chosen, the RC parallel circuit apparently functions as integrating circuit of driviving pulses. Compared with the integrated voltage of capacitor C, a signal input voltatage supplied in series with RC parallel circuit between two emitters makes on or off either of the pair transistors. as the result, one bit pulse is sent out from the coupling resistance terminal of conducted transistor. The circuit diagram used for this experiment is presented, it i% composed with simple mod ulster circuit, differential amplifier and pulse shaping amplifier, The characteristics of the components of this ciruit are discussed, and especially quantumized noise in this delta modulation system is discussed in order to improve the signal to noise ratio which has a close relation with circut constants, quantumized voltage, pulse height and width of driving current source.

• Journal of the Korean Society for Precision Engineering
• /
• v.31 no.2
• /
• pp.105-112
• /
• 2014

This paper proposes a novel $H{\infty}$ T-S Fuzzy controller with a weighted integral action for Interior Permanent Magnet Synchronous Motor(IPMSM) which have nonlinear dynamics. The $H{\infty}$ T-S Fuzzy controller is used for the robustness of nonlinear systems and the weighted integral action is used for the tracking problem and the improvement of control performance. A T-S Fuzzy controller is designed by combining the local controllers with the overall stability, and LMI(Linear Matrix Inequality)is used to determine the gains of linear controllers. The tracking problem of IPMSM is changed into regulator problem by introducing the integral action and the weighting factor gives flexibility to a $H{\infty}$ fuzzy controller.

• Journal of Korea Multimedia Society
• /
• v.14 no.3
• /
• pp.368-377
• /
• 2011

This paper explains the hardware structure of SURF(Speeded Up Robust Feature) based feature point extractor and its FPGA verification result. SURF algorithm produces novel scale- and rotation-invariant feature point and descriptor which can be used for object recognition, creation of panorama image, 3D Image restoration. But the feature point extraction processing takes approximately 7,200msec for VGA-resolution in embedded environment using ARM11(667Mhz) processor and 128Mbytes DDR memory, hence its real-time operation is not guaranteed. We analyzed integral image memory access pattern which is a key component of SURF algorithm to reduce memory access and memory usage to operate in c real-time. We assure feature extraction that using a Vertex-5 FPGA gives 60frame/sec of VGA image at 100Mhz.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.44 no.2
• /
• pp.121-126
• /
• 2007

This paper describes a 9.09 Gb/s CMOS demultiplexer using redundant multi-valued logic (RMVL). The proposed circuit receives serial binary data and is converted to parallel redundant multi-valued data using RMVL. The converted data are reconverted to parallel binary data. By the redundant multi-valued data conversion, the RMVL makes it possible to achieve higher operating speeds than that of a conventional binary logic. The implemented demultiplexer consists of eight integrators. Each integrator is composed of an accumulator, a window comparator, a decoder and a D flip flop. The demultiplexer is designed with Samsung $0.35{\mu}m$ standard CMOS process. The validity and effectiveness are verified through the post layout simulation. The demultiplexer is achieved the maximum data rate of 9.09 Gb/s and the average power consumption of 69.93 mW. This circuit is expected to operate at higher speed than 9.09 Gb/s in the deep-submicron process of the high operating frequency.

• Proceedings of the KIEE Conference
• /
• 2009.07a
• /
• pp.1650_1651
• /
• 2009

DC/DC 승압 컨버터는 인덕터 내부 저항으로 인하여 부하 저항의 변화가 시스템 동작점에 영향을 미치게 되며, 이로 하여 제어기 설계의 기준이 되는 선형화된 모델은 불확실성을 가지게 된다. 본 논문은 인덕터의 내부 저항과 출력단의 부하 변동으로 인한 불확실성에 대하여 출력 전압의 강인성을 향상시키기 위해 PI 관측기 기반 적분형 상태 변수 궤환 제어기를 제안한다. PI 관측기는 불확실한 시스템 제어에 널리 사용되는 오차의 적분항을 Luenberger 관측기에 추가한 형태로써 불확실성에 강인한 추정 성능을 보인다. 모의실험을 통해 불확실성이 존재하는 경우 제안된 제어기의 강인성을 확인하고 설계된 관측기가 Luenberger 관측기에 비해 상태변수 추정 성능이 우수함을 보인다.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.38A no.3
• /
• pp.224-239
• /
• 2013

An exact performance analysis of an ML detector for a 2-dimensional rotation-transform aided QPSK system operating over an impulsive noise environment is presented using Rieman integrals of a two-dimensional Gaussian Q-function over Voronoi cells. A set of interesting features of the Voronoi cells is also characterised systematically. An optimum rotation angle yielding the minimum BER is also studied. The differences between the proposed exact method and the previous approximate analysis method are investigated in terms of the corresponding BERs and the derived optimum angles.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.26 no.5B
• /
• pp.639-644
• /
• 2001

본 논문에서는 저전압(2V) 동작이 가능하도록 high-swing cascode 방식을 이용한 능동소자를 제안하고, 이를 이용하여 400MHz의 차단주파수 특성을 나타내는 저역통과 능동필터를 설계하였다. 제안된 적분기는 이득특성에 영향을 주는 트랜스컨덕스값을 증가시키기 위해 CMOS 상보형 캐스코드 방식을 이용하여 구성되었다. 0.25$\mu\textrm{m}$ CMOS n-well 공정 파라미터를 이용한 Hspice 시뮬레이션 결과, 제안된 적분기는 2V 공급전압하에서 42dB의 이득값과 200MHz의 단위이득주파수 특성을 나타내었다. 또한 이를 이용하여 설계된 저역통과 능동필터는 400MHz의 차단주파수 특성을 나타내고 368MHz에서 416MHz까지 튜닝이 가능하였다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2003.04c
• /
• pp.166-168
• /
• 2003

본 논문은 실시간 옷감 애니메이션을 생성하기 위한 기법을 설명한다. 이 논문에서는 질량 스프링 모델에 기반한 물체를 가상현실 환경에서 실시간에 움직이기 위한 수치적분 기술을 다루고 있다. 많은 연구자들이 옷감과 같이 객체의 움직임과 외형을 표현하기 위한 다양한 기법들을 제안했지만. 옷감 객체를 가상 현실 환경에서 실시간으로 움직이게 하는 일은 여전히 어려운 문제이다. 옷감 애니메이션의 가장 큰 문제는 옷감의 움직임을 표현하는 운동 방정식을 수치 적분하는 것이 안정적으로 수행되지 않는다는 것이다. 1990년 Baraff의 논문에서 제시된 것과 같이 암시적 적분법이 이러한 안정성 문제를 해결해 주기는 하지만, 암시적 적분법은 수치적분 문제를 선형시스템 풀이 문제로 바꾸기 때문에 사실적인 외형을 가진 복잡한 모델의 애니메이션을 실시간 혹은 상호작용적으로 생성하는 문제에는 그대로 적용할 수가 없다［1］. 암시적 적분법의 이러한 문제점들을 해결하고 실시간 흑은 상호작용적 애니메이션을 얻기 위해 몇 가지 근사 기법들이 제안되었다. 하지만. 이러한 근사 기법들은 지나친 근사에 기초하고 있기 때문에 실제 옷감의 움직임과 같은 사실적인 동작을 생성하지 못하였다 이 논문에서 소개할 기법은 사실적인 옷감 주름을 생성할 수 있을 정도로 복잡한 옷감 모델을 다루면서도, 이전의 근사 기법들이 생성할 수 없었던 사실적인 움직임을 얻을 수 있다. 따라서, 본 논문의 기법은 가상 현실 환경에서 시스템 전제의 상호작용성을 해치지 않으면서도 매우 사실적인 옷감 모델을 포함할 수 있도록 해 준다. 제안된 기법은 수치적분의 안정성을 위해 암시적 적분법에 기반하고 있으면서도, 선형 시스템의 해를 효과적이면서도 사실성을 해치지 않도록 근사하여 실시간 옷감 애니메이션을 생성한다.한다.수행하였다. 분석에서는 제품의 효율성뿐만 아니라 보안성을 중요하게 생각하였으며, 앞으로 보안 관련 소프트웨어 개발에 사용될 수 있는 도구들이 가이드 라인에 대한 정보를 제공한다.용할 수 있는지 세부 설계를 제시한다.다.으로서 hemicellulose구조가 polyuronic acid의 형태인 것으로 사료된다. 추출획분의 구성단당은 여러 곡물연구의 보고와 유사하게 glucose, arabinose, xylose 함량이 대체로 높게 나타났다. 점미가 수가용성분에서 goucose대비 용출함량이 고르게 나타나는 경향을 보였고 흑미는 알칼리가용분에서 glucose가 상당량(0.68%) 포함되고 있음을 보여주었고 arabinose(0.68%), xylose(0.05%)도 다른 종류에 비해서 다량 함유한 것으로 나타났다. 흑미는 총식이섬유 함량이 높고 pectic substances, hemicellulose, uronic acid 함량이 높아서 콜레스테롤 저하 등의 효과가 기대되며 고섬유식품으로서 조리 특성 연구가 필요한 것으로 사료된다.리하였다. 얻어진 소견(所見)은 다음과 같았다. 1. 모년령(母年齡), 임신회수(姙娠回數), 임신기간(姙娠其間), 출산시체중등(出産時體重等)의 제요인(諸要因)은 주산기사망(周産基死亡)에 대(對)하여 통계적(統計的)으로 유의(有意)한 영향을 미치고 있어 $25{\sim}29$세(歲)의 연령군에서, 2번째 임신과 2번째의 출산에서 그리고 만삭의 임신 기간에, 출산시체중(出産時體重) $3.50{\sim}3.99kg$사이의 아이에서 그 주산기사망률(周産基死亡率)이 각각 가장 낮았다. 2. 사산(死産)과 초생아사망(初生兒死亡)을 구분(區分)하여 고려해 볼때 사산(死産)은 모성(母性)의 임신력(

• Journal of the Korean Institute of Telematics and Electronics C
• /
• v.35C no.6
• /
• pp.39-47
• /
• 1998

A fourth-order $\Sigma$-$\Delta$ modulator is designed and implemented in 0.6 $\mu\textrm{m}$ CMOS technology. The modulator is verified by introducing nonlinear factors such as DC gain and slew rate in system model that determines the transfer function in S-domain and in time-domain. Dynamic range is more than 110 dB and the peak SM is 102.6 dB at a clock rate of 2.8224 MHz for voiceband signal. The structure of a ∑-$\Delta$ modulator is a modified fourth-order ∑-$\Delta$ modulator using direct feedback loop method, which improves performance and consumes less power. The transmission zero for noise is located in the first-second integrator loop, which reduces entire size of capacitors, reduces the active area of the chip, improves the performance, and reduces power dissipation. The system is stable because the output variation with respect to unit time is small compared with that of the third integrator. It is easy to implement because the size of the capacitor in the first integrator, and the size of the third integrator is small because we use the noise reduction technique. This paper represents a new design method by modeling that conceptually decides transfer function in S-domain and in Z-domain, determines the cutoff frequency of signal, maximizes signal power in each integrator, and decides optimal transmission-zero frequency for noise. The active area of the prototype chip is 5.25$\textrm{mm}^2$, and it dissipates 10 mW of power from a 5V supply.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.47 no.11
• /
• pp.6-12
• /
• 2010

A sigma-delta modulator based class-D audio amplifier is presented. Parallel digital input is serialized to two-bit output by a fourth-order digital sigma-delta noise shaper. The output of the digital sigma-delta noise shaper is applied to a fourth-order analog sigma-delta modulator whose three-level output drives power switches. The pulse density modulated (PDM) output of the power switches is low-pass filtered by an LC-filter. The PDM output of the power switches is fed back to the input of the analog sigma-delta modulator. The first integrator of the analog sigma-delta modulator is a hybrid of continuous-time (CT) and switched-capacitor (SC) integrator. While the sampled input is applied to SC path, the continuous-time feedback signal is applied to CT path to suppress the noise of the PDM output. The class-D audio amplifier is fabricated in a standard $0.13-{\mu}m$ CMOS process and operates for the signal bandwidth from 100-Hz to 20-kHz. With 4-${\Omega}$ load, the maximum output power is 18.3-mW. The total harmonic distortion plus noise and dynamic range are 0.035-% and 80-dB, respectively. The modulator consumes 457-uW from 1.2-V power supply.