• 한국컴퓨터정보학회논문지
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• 제10권2호
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• pp.49-57
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• 2005

본 논문은 상관관계(trade-off)에 의한 CLB구조의 CPLD 저전력 기술 매핑 알고리즘을 제안하였다. 제안한 저전력 기술 매핑 알고리즘은 주어진 불린 네트워크를 DAG로 구성하여 소모전력 계산을 위한 TD(Transition Density) 계산 단계와 매핑 가능 클러스터 생성, CLB 패킹의 단계로 구성하였다. TD 계산 단계는 DAG를 구성하고 있는 각 노드들에 대한 스위칭 동작을 계산하여 전체 소모 전력을 계산하는 단계이다. 매핑 가능 클러스터 생성 단계는 주어진 CPLD의 CLB에 대한 입출력의 수와 OR 텀수를 고려하여 매핑 가능 클러스터를 생성하는 단계이다. 매핑 가능 클러스터를 생성하기 위하여 공통 노드 클러스터 병합과 노드 분할, 노드 복제의 방법을 이용한다. 제안된 알고리즘을 SIS에서 제공되는 벤치마크에 적용하여 실험한 결과 OR 텀수를 5로 했을 경우 기존의 CPLD 기술 매핑 알고리즘인 TEMPLA에 비해 30.73$\%$의 소모전력이 감소되었으며, PLAmap에 비해 17.11$\%$감소되었다.

• 한국컴퓨터정보학회논문지
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• 제11권2호
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• pp.1-6
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• 2006

본 논문에서는 CPLD를 고려한 RTL 바인딩과 저전력 기술 매핑 알고리즘에 대해 제안하였다. HDL로 기술된 회로에 대해 스케줄링을 수행한 후 모듈 연산 간격을 고려하여 합당한 모듈을 선택하여 할당을 수행한다. 할당을 수행한 후 회로를 구현할 CPID를 선택한다. 할당된 결과의 모듈을 CPLD 내부의 CLB의 맞도록 부울식을 분할하여야 한다. 이때 구현하고자 하는 CPLD를 구성하고 있는 CLB에 맞도록 저전력 기술 매핑 알고리즘을 수행하여 저전력의 회로를 구현할 수 있는 알고리즘을 제안하였다. 16비트 FIR 필터로 실험한 결과 알고리즘을 적용하기 전보다 작은 크기의 CPLD로 회로 구현이 가능하였으며, 가산기의 경우 알고리즘을 적용하지 않았을 때 내부 사용율은 8.45%이었으나 알고리즘 적용한 결과 61.88%로 내부 사용율이 증가되었다. 소모 전력에서도 알고리즘을 적용한 후 에 소모 전력이 약 43% 감소되는 결과를 나타내었다.

• 한국컴퓨터정보학회논문지
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• 제11권3호
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• pp.161-166
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• 2006

본 논문은 시간 제약 조건하에서의 모듈 선택 재사용을 이용한 CPLD 저전력 기술 매핑을 제안한다. 일반적인 상위 수준 합성에서의 스케줄링은 실제적인 라이브러리의 복잡한 재사용을 허용하지 않는다. 반면 제안한 알고리즘은 주어진 사용자 정의 모듈을 실제적인 RT 라이브러리 모듈 재사용과 공유된 자원에서의 스위치 활동의 자원 공유하여 스케줄링을 수행한다. 스케줄링은 체이닝과 멀티사이클링을 이용해 다양한 상위 레벨 벤치마크의 환경에서 최적의 스케줄링의 결과를 얻는다. 스케쥴링의 결과 재사용된 자원은 CPLD 저전력 기술 매핑 알고리즘을 이용하여 저전력으로 회로를 구현한다.

• 한국산학기술학회논문지
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• 제8권3호
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• pp.437-443
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• 2007

본 논문에서는 임베디드 프로세서 및 네트워크 구조를 기반으로 구성된 NoC(Network-On-Chip)의 저전력 테스트 구조를 제안한다. 임베디드 프로세서와 여러개의 코어로 구성된 네트워크 구조에 벤치마크 회로를 직접 연결하여 테스트 전력소모를 평가하였으며, 각 코어의 테스트 패턴을 저전력 소모가 되도록 매핑하여 테스트 전력소모를 감소시켰다. 또한 임베디드 프로세스 코어를 ATE(Automatic Test Equipment)로 사용하여 테스트 시간을 줄일수 있었다. ISCAS89 벤치마크 회로에 대해서 테스트 시간은 매우 효과적으로 감소되었으며 평균 전력소모는 약 8%가 감소되었다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.1-10
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• 1998

휴대용 전자 시스템에 대한 deep submicron VLSI의 출현에 따라 기존의 면적과 성능(지연시간)외에 전력량 감축을 위한 새로운 방식의 CAD 알고리즘이 필요하게 되었다. 본 논문은 논리합성시 기술매핑 단계에서의 전력량 감소를 목적으로 한 논리 게이트 분할(gate decomposition)을 통한 재합성 알고리즘을 소개한다. 기존의 저전력을 위한 논리분할 방식은 Huffman 부호화 방식을 이용하였으나 Huffman code는 variable length를 가지고 있으며 logic depth (회로지연시간)와 글리치에 영향을 미치게 된다. 제안된 알고리즘은 임계경로상에 있지 않은 부회로에 대한 스위칭 동작량을 줄임으로써 logic depth (즉 속도)를 유지하면서 다양한 재구성된 트리를 제공하여 스위칭 동작량을 줄임으로써 전력량을 감축시키는 새로운 게이트분할 알고리즘을 제안한다. 제안된 알고리즘은 zero 게이트 지연시간을 갖는 AND 트리에 대하여 스위칭 동작량이 최소화된 2진 분할 트리를 제공한다. SIS (논리합성기)와 Level-Map (lower power LUT-based FPGA technology mapper)과 비교하여 각각 58%와 8%의 전력 감축효과를 보였다.

• 한국음향학회지
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• 제30권4호
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• pp.190-196
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• 2011

대역폭 확장 (Bandwidth Extension)은 300-3400 Hz 대역의 협대역 음성 신호를 50-7000 Hz 대역의 광대역 음성신호로 확장하여 협대역 음성신호의 음질과 명료도를 높이는 기술이다. 본 논문에서는 협대역 음성 정보만을 이용해서 광대역 음성신호를 추정하는 인공 대역폭 확장 기술을 설계하여, ITU-T 협대역 표준 음성 코덱인 AMR (adaptive multi-rate) 복호화기에 내장시킴 (embedded)으로써, 대역폭 확장 모듈에서의 LPC 분석 및 LSP 해석과 관련된 계산량을 감소시켰고, 알고리즘 지연도 줄였다. 그리고 SDS (single distance search) 고속 탐색 방식을 대역폭 확장 시스템의 코드북 매핑에 적용하여, 최종적으로 저 전력 대역 확장 AMR 복호화기를 설계하였다. 제안된 대역폭 확장 방법은 AMR 복호화기 후단에 독립적으로 설치되는 기존 DTE (decode then extend)방식에 비해 28 % 정도의 계산량을 줄이고 알고리즘 지연도 20 msec 줄였다. 또한 제안방식은 피치정보를 이용한 classified 코드북 매핑 방식을 사용하여 스펙트럼 포락선을 확장하였고, 코드 벡터 탐색 시 가중치를 적용하여 광대역 합성 음성의 성능을 향상시켰다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제36권5호
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• pp.376-385
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• 2009

그린 IT의 중요성이 부각되면서 저전력의 소프트웨어 개발에 대한 요구사항이 증가하고 있다. 본 논문에서는 임베디드 소프트웨어 개발과정에서 사용되는 기존의 전력분석기법들을 살펴보고, 이들 기법이 제공하는 분석 접근방법의 특성을 추출하였다. 이들 특성을 분류하고 체계화하여 전력분석기법에 대한 특성 모델(characteristic model)을 제안하였다. 제안한 특성 모델을 임베디드 소프트웨어 개발단계와 매핑하여 단계별 전력분석의 주안점이 무엇인가를 살펴보고, 이들이 갖는 의미를 스파이더 다이어그램을 이용하여 해석하였다. 본 연구는 임베디드 소프트웨어의 전력분석 기법에 대한 이해를 높이고, 분석방법의 선택에 대한 가이드라인을 제공할 뿐만 아니라 향후 전력분석을 위한 적용 기술의 변화를 예측할 수 있도록 하는 장점을 제공할 것으로 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.361-364
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• 2002

In this paper, we consider the problem of CLB based CPLD technology mapping for power minimization in combinational circuit. The problem has been previously proved to be NP-hard, and hence we present an efficient heuristic algorithm for it. The main idea of our algorithm is to exploit the "cut enumeration" and "feasible cluster" technique to generate possible mapping solutions for the sub-circuit rooted at each node. However, for the consideration of both run time and memory space, only a fixed-number of solutions are selected and stored by our algorithm. To facilitate the selection process, a method that correctly calculates the estimated power consumption for each mapped sub-circuit is developed. The experimental results show that our approach is shown a decrease of 30.5% compared with DDMAP and that of 15.63% for TEMPLA in the Power consumption.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1165-1168
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• 2003

In this paper, a CLB-based CPLD low-power technology mapping algorithm is proposed. To perform low power technology mapping for CPLD, a given Boolean network have to be represented to DAG. The proposed algorithm are consist of three step. In the first step, TD(Transition Density) calculation have to be performed. In the second step, the feasible clusters are generated by considering the following conditions: the number of output, the number of input and the number of OR-terms for CLB(Common Logic Block) within a CPLD. The common node cluster merging method, the node separation method, and the node duplication method are used to produce the feasible clusters. In the final step, low power technology mapping based on the CLBs is packing the feasible clusters into the several proper CLBs. Therefore the proposed algorithm is proved an efficient algorithm for a low power CPLD technology mapping.

• 디지털산업정보학회논문지
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• 제4권3호
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• pp.77-83
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• 2008

In this paper, CPLD low power technology mapping for reuse module design under the time constraint is proposed. Traditional high-level synthesis do not allow reuse of complex, realistic datapath component during the task of scheduling. On the other hand, the proposed algorithm is able to approach a productivity of the design the low power to reuse which given a library of user-defined datapath component and to share of resource sharing on the switching activity in a shared resource. Also, we are obtainable the optimal the scheduling result in experimental results of our using chaining and multi-cycling in the scheduling techniques. Low power circuit make using CPLD technology mapping algorithm for selection reuse module by scheduling.