• Proceedings of the Korean Society of Computer Information Conference
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• 2013.07a
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• pp.261-263
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• 2013

본 논문에서는 회로 구현 디바이스에 따른 저전력 알고리즘을 제안한다. 제안한 알고리즘은 회로를 구현할 디바이스의 면적과 동작 주파수를 고려하여 저전력의 회로를 구현할 수 있는 방법이다. 저전력의 회로를 구현하기 위해 우선 구현하고자 하는 회로를 구성하고 있는 라이브러리들 중에서 최소의 면적을 가지고 있는 라이브러리들을 선택한다. 선택된 라이브러리들의 면적과 지연시간을 이용하여 회로 구현 대상 소자의 면적에 따라 필수 라이브러리들의 면적을 제외한 나머지 면적에 대해 복제가 가능한 라이브러리들의 수를 구한다. 최대의 지연시간을 가지고 있는 라이브러리부터 면적에 따라 차례로 복제를 수행하여 회로 전체의 수행시간을 감소시킨다. 회로 구현의 라이브러리들과 수가 결정되면 회로 동작이 허용하는 범위내에서 주파수를 조절하여 최소의 소모 전력을 갖는 회로를 구현한다. 본 논문에서는 제안한 알고리즘의 효율성을 입증하기 위해 RT 라이브러리를 이용하여 회로를 구현하여 비교 실험을 수행하였다. 실험결과 8.3%의 소모 전력이 감소된 결과를 나타내어 제안한 알고리즘의 우수성이 입증되었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.4
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• pp.58-64
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• 2003

Noise generation systems are used to generate noise signals with specified characteristics. In recent study, DCT-based noise generation system outperforms the conventional noise generation system when a noise model requires complicated PSD(Power Spectral Density) specifications. In this paper, we propose the area-efficient noise generation system based on DCT method. It is shown that the proposed system results in area reduction by 61~64% except DCT block. Furthermore, it achieves power reduction by 41~56%.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.12
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• pp.2633-2640
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• 2009

We design a small-area, low-power, and high-speed EEPROM for touch screen controller IC. As a small-area EEPROM design, a SSTC (side-wall selective transistor) cell is proposed, and high-voltage switching circuits repeated in the EEPROM core circuit are optimized. A digital data-bus sensing amplifier circuit is proposed as a low-power technology. For high speed, the distributed data-bus scheme is applied, and the driving voltage for both the EEPROM cell and the high-voltage switching circuits uses VDDP (=3.3V) which is higher than the logic voltage, VDD (=1.8V), using a dual power supply. The layout size of the designed 128-KBit EEPROMIP is $662.31{\mu}m{\times}1314.89{\mu}m$.

• Proceedings of the Korean Information Science Society Conference
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• 2008.06b
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• pp.464-468
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• 2008

본 논문은, H,264/AVC 비디오 코덱의 저전력용 CAVLC 디코더를 위한 coeff_token 회로의 면적을 최적화 한 설계를 제시한다. CAVLC 디코더의 전력 소비를 줄이기 위해서 coeff_token 회로에서의 메모리 참조 빈도수를 줄이는 여러 가지 방법이 제안되어 왔다. 본 논문에서는 기존의 저전력용으로 개발된 coeff_token 회로 중 가장 전력 소비가 낮은 방식의 메모리 구조와 수식 계산 회로를 변형시켜서 전력 소비를 같은 수준으로 유지하면서도 면적을 더욱 줄이는 방법을 제안한다. 본 연구결과를 삼성 0.18 um 공정을 대상으로 합성한 결과 기존 방식에 비해서 1.1% 면적이 줄어드는 성과를 거두었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.05a
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• pp.671-674
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• 2009

We design a low-power and low-area asynchronous EEPROM of 256 bits used in a passive UHF RFID tag chip. For a low-power solution, we use a supply voltage of 1.8V and design a Dickson charge pump using N-type Schottky diodes with a low-voltage characteristic. And we use an asynchronous interface and a separate I/O method for a low-area solution of the peripheral circuit of the designed EEPROM. And we design a Dickson charge pump using N-type Schottky diodes to reduce an area of DC-DC converter. The layout area of the designed EEPROM of 256 bits with an array of 16 rows and 16 columns using $0.18{\mu}m$ EEPROM process is $311.66{\times}490.59{\mu}m^2$.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.33 no.11C
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• pp.940-948
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• 2008

This paper presents a low-power, low-complexity design and implementation results of a high speed multiple-input multiple-output orthogonal frequency division multiplexing (MIMO-OFDM) wireless LAN (WLAN) baseband processor. The proposed processor is composed of the physical layer convergence procedure (PLCP) processor and physical medium dependent (PMD) processor, which have been optimized to have low-power and reduced-complexity architecture. It was designed in a hardware description language (HDL) and synthesized to gate-level circuits using 0.18um CMOS standard cell library. As a result, the proposed TX-PLCP processor reduced the power consumption by as much as 81% over the bit-level operation architecture. Also, the proposed MIMO symbol detector reduced the hardware complexity by 18% over the conventional SQRD-based architecture with division circuits and square root operations.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.49 no.2
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• pp.31-38
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• 2012

In this paper, a low area timing synchronization structure for the IEEE 802.11a OFDM MODEM SoC is proposed. The timing synchronization block of the IEEE 802.11a OFDM MODEM SoC requires large implementation area. In the proposed timing synchronization structure, it is shown that the number of multiplication can be reduced by using the transposed direct form filter. Furthermore, implementation area of the proposed structure can be more reduced using CSD(Canonic Signed Digit) and Common Sub-expression Sharing techniques. Through Verilog-HDL coding and synthesis, it is shown that the 22.7 % of implementation area can be reduced compared with the conventional one.

• Journal of Software Assessment and Valuation
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• v.15 no.1
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• pp.103-107
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• 2019

Recently, many technologies have been developed to realize low power high speed digital data communication and one of them is related to duty cycle correction. In this paper, a low-area duty cycle correction circuit for a voltage-controlled ring generator is proposed. The duty cycle correction circuit is a circuit that corrects the duty cycle using a 180 degree phase difference of a voltage controlled ring oscillator. The proposed low-area duty cycle circuit changes a conventional flip-flop to a true single phase clocking (TSPC) flip-flop And a low-area high-performance circuit is realized. By using TSPC flip-flop instead of general flip-flop, it is possible to realize low-area circuit compared to existing circuit, and it is expected to be used for high-performance circuit for low-power because it is easy to operate at high speed.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.12 no.3
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• pp.1387-1394
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• 2011

In this paper, a low-area symbol timing offset synchronization structure for WLAN Modem is proposed. Using CSD(Canonic Signed Digit) coefficients and CSS(Common Sub-expression Sharing) technique for the filter implementation, efficient structure for multiplication block can be obtained. Function simulation for proposed structure is done by using the preamble with timing offset. Through Verilog-HDL coding and synthesis, it is shown that the proposed symbol timing offset synchronization structure can be implemented with low-area semiconductor.

• Proceedings of the IEEK Conference
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• 2000.09a
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• pp.255-258
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• 2000

본 논문에서는 효율적인 면적의 저전력 FIR 필터를 제안한다. 제안된 필터는 6 비트 8 탭의 구조를 갖는PRML(Partial-Response Maximum Likelihood) 디스크드라이브 read channel용 FIR 필터이다 제안된 구조는 병렬연산 구조를 채택하고 있으며 네 단의 파이프라인 구조를 가지고 있다. 곱셈을 위하여 부스 알고리즘이 사용되며 압축기를 이용하여 덧셈을 수행한다. 저전력을 위해 CMOS 패스 트랜지스터를 사용하였으며 면적을 줄이기 위해 single-rail 로직을 사용하였다 제안된 구조를 0.65㎛ CMOS 공정을 이용하여 설계하였으며1.88 × 1.38㎟의 면적을 차지하였고 HSPICE 시뮬레이션 결과 3.3V의 공급전압에서 100㎒로 동작시 120㎽의 전력을 소모한다. 제안된 구조는 기존의 구조들에 비해 약 11%의 전력이 감소했으며 약 33%의 면적이 감소하였다.