• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
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• pp.394-396
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• 2004

CE 제품에 리얼타임 OS를 도입하면서, 제품의 조건을 만족시키기 위한 기술에 대해 많은 연구가 진행되고 있다. 특히, CE 제품에 있어서 중요한 이슈인 부팅 시간은 펌웨어수준과 비교했을 때 코드사이즈나 OS 초기화 과정 때문에 다소 느려지는 경향을 보이고 있다. 본 논문은 이러한 CE 제품의 부팅 시간에 초점을 맞추고 리얼타임 OS 적용시의 부팅 시간을 개선하였다. 구현에 사용된 ARM920T Core는 32-비트 RISC 구조이며, 각 16KB의 인스트럭션 Cache와 데이터 Cache, 그리고 MMU(Memory Management Unit)로 구성되어 있으며, 리얼타임 OS는 선점형 방식의 커널로 구성된 OS를 사용하였다.

• 정보처리학회논문지A
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• 제14A권7호
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• pp.457-466
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• 2007

PLC와 같은 특수 목적 제어기나 모션 제어기 등을 프로그램하기 위해 제공되는 제어 언어의 표준은 IEC61131-3이다. 이 표준 언어의 하나인 IL(Instruction List)은 어셈블리 수준의 언어이지만 고수준 언어의 특징들도 가지고 있다. 본 논문에서는 IL의 정형적인 의미구조를 실행적 의미구조를 이용하여 정의한다. 기존의 IL 의미구조들은 함수와 함수블록을 포함하지 않는 기본 프로그램만을 대상으로 하기 때문에 실용적이지 못하다. 우리는 함수와 함수블록을 포함하는 IL 의미구조를 정의하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (3)
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• pp.609-611
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• 2000

CC-NUMA 시스템은 SMP 시스템의 장점인 프로그래밍의 편리함, 작업 환경의 유연함 및 관리의 용이함 등을 유지하는 한편, SMP의 단점이었던 확장성까지 제공한다. 더욱이 메모리 장벽 즉 급격히 빨라지는 프로세서의 처리 속도에 비해 메모리의 속도는 거의 변화가 없음으로 인하여 야기되는 문제를 극복할 수 있는 구조적인 대안으로 각광받고 있다. 이러한 CC-NUMA 시스템은 노드간의 논리적인 거리가 길기 때문에 프로세싱 노드간의 통신이 시스템의 성능에 영향을 미치는 가장 핵심 요소가 된다. 따라서 노드간의 통신을 최소화 해주기 위한 노력으로 각 노드에 장착되어지는 원격 캐쉬의 중요성이 강조된다. 본 논문에서는 CC-NUMA 시스템에서는 노드간 데이터 통신의 유형을 파악하고, 원격 캐쉬의 블록 사이즈에 따른 이들의 발생횟수의 변화를 분석하였다. 인스트럭션 시뮬레이터인 CacheMire와 II 벤치마크 중 하나인 FFT를 이용하여 실행-구동 시뮬레이션을 통해 원격캐쉬 블록의 크기가 증가할수록 노드간 통신의 횟수는 물론 전송되는 데이터의 절대적인 양이 감소한다는 사실을 알 수 있었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 춘계학술발표대회
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• pp.101-102
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• 2012

안드로이드 플랫폼에 적합한 어플리케이션 보급이 급증하면서 안드로이드 가상머신인 달빅(dalvik)의 성능 향상을 위한 연구가 다양하게 시도되고 있다. 전력 공급이 제한적인 모바일 기기에서 효율적인 어플리케이션 실행을 위한 플랫폼의 성능 향상과 더불어 전력 에너지의 최적화된 소비가 중요한 이슈가 되고 있다. 이 논문은 달빅에서 실행되는 dex 파일의 바이트코드를 에너지 소비 중심으로 스케줄링하여 Java 어플리케이션의 전력 에너지 소비를 최적화하고자 하는 시도이다. 에너지 지향적인 스케줄링 기법은 전통적인 리스트-인스트럭션 스케줄링 기법을 기반으로 하였으며 스케줄링 전 후의 실험 결과를 제시하여 이 연구의 효과를 입증한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2009년도 춘계학술발표대회
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• pp.512-514
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• 2009

새로운 임베디드 프로세서를 설계하거나 재설계하는 경우에 실제 하드웨어로 구현하기 전에 프로세서의 다양한 성능확인과 개선을 위해 소프트웨어적으로 검증할 수 있는 시뮬레이터와 같은 실험환경의 구축은 하드웨어 설계자 및 임베디드 소프트웨어 개발자에게 중요한 요소이다. 본 논문에서는 임베디드 프로세서 설계자의 아키텍처 탐색과 성능측정 환경을 지원하기 위해 임베디드 프로세서를 위한 시뮬레이터를 인스트럭션-셋 캄파일 방식으로 설계한 후 모델을 제시한다. 또한 시뮬레이터를 구성하는 각 요소에 대한 기능적, 연결성 기술을 통해 실제적인 개발에 활용될 수 있도록 한다.

• 한국통신학회논문지
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• 제32권9C호
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• pp.913-921
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• 2007

프로세서에 따라 수행 가능한 코드를 생성하는 retargetable 컴파일러와 성능 프로파일러는 어플리케이션에 최적화된 프로세서 디자인에 있어 필수적이다. 본 논문은 ADL (Architecture Description Language)에 기반한 architecture exploration 방법을 제시한다. 어플리케이션 프로그램에서 얻어낸 정보로부터 인스트럭션 합성과 프로세서 구조를 최적화 하였다. 어플리케이션에서 많이 사용되는 연산과 레지스터 사용에 대한 정보는 프로세서 최적화를 위해 사용되었다. 시스템의 효용성을 보이기 위해 JPEG 인코더에 대한 architecture exploration을 수행하였다. 제안된 방법을 사용해 설계된 ASIP은 초기 프로세서에 비해 약 1.97배의 성능을 가지는 것으로 측정되었다.

• 대한전자공학회논문지
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• 제26권1호
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• pp.104-112
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• 1989

순서회로를 PLA로 실현하기 위한 설계자동화 방법에 대해 논했으며, PLA로 회로 실현시 면적최소화를 위한 최적 상태코드할당 알고리듬을 제안하였다. 회로기술이 용이하고 합성력이 강한 하드웨어 기술언어인 DASL9design automation support language)을 이용하여 회로를 기술한 후 이를 컴파일하여 그 결과를 PLA롸 자동설계하는 시스템을 제안한다. 순서회로의 각 상태에 대한 코드할당시 출력 및 다음상태를 동시에 고려하여 코드할당을 수행함으로서 종래의 할당법에 비해 평균 10%의 PLA 면적을 감ㅂ소 시킬 수 있었다. 본 시스템은 마이크로 인스트럭션, FSM, VLSI의 제어부설계등에 확장 적용할 수 있게 구성하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2014년도 춘계학술발표대회
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• pp.33-36
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• 2014

최근 스마트폰이나 태블릿 PC 등의 모바일 디바이스가 상용화 되어감에 따라 그 안에서 핵심적인 처리기능을 담당하는 프로세서의 코어 수가 점차적으로 늘어나고 있다. 많은 수의 코어를 효율적으로 사용하기 위해 여러 가지 메커니즘이 구현되어 있으나, 단일 프로세스를 순차적으로 실행하는 경우 여전히 성능에서의 한계가 존재한다. 병렬화 되어 있지 않은 프로세스의 경우, Amdahl's Law[1]에 따르면 순차적으로 실행을 할 수 밖에 없는 부분이 존재하고, 이 부분은 하나의 코어에서만 실행되기 때문에 많은 연산 자원들이 낭비되는 현상이 발생한다. 본 논문은 다중 코어 환경에서 이러한 잉여자원을 효과적으로 사용하기 위해 Back-end Fusion 이라는 구조를 제안하여 프로세서의 성능 향상을 위한 연구를 진행하였다. Back-end Fusion 이란, 연산 처리를 담당하는 back-end 부분(execution unit, writeback 단계 등)을 필요에 따라 코어 간에 동적으로 재구성하여 성능을 향상시키는 메커니즘이다. 이 재구성된 프로세서의 back-end 를 효율적으로 사용하기 위해, 종속성과 로드 밸런스 등을 고려한 인스트럭션 분배 알고리즘을 함께 제안한다. Intel 사의 x86 Instruction Set Architecture(ISA)를 기반으로 한 시뮬레이터를 이용하여 Back-end Fusion 프로세서의 성능을 측정 해 본 결과 기존의 단일 코어 프로세서에 비해 평균 32.2%의 성능 향상을 확인할 수 있었다.

• 전자공학회논문지CI
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• 제49권3호
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• pp.8-14
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• 2012

최근 3D TV나 영화, 증강현실과 같은 대용량 고화질의 영상 응용분야가 확산됨에 따라 빠른속도로 영상을 처리하는 것이 요구되고 있다. 여러개의 프로세서로 구성되어 병렬처리 성능을 극대화 시킬 수 있는 SIMD구조의 컴퓨터는 다양하고 많은 양의 데이터들을 처리하는 것을 가속화한다. 다중접근기억장치인 MAMS는 여러개의 PE와 고성능 SIMD 구조에 최적화된 시스템으로 MAMS는 메모리 모듈을 $M{\times}N$의 2-D array 개념을 적용하여 X, Y 좌표 및 임의의 간격으로 pq개의 데이터 각각에 수평, 수직, 대각선, 역대각선, 블록의 다양한 방식으로 충돌없이 접근하며, 이 메모리모듈(MM)의 개수 m은 pq 개수보다 큰 소수이다. MAMS-PP4는 4개의 PE와 5개의 MM로 구성되어 기존에 구현된 바 있다. 이 논문에서는 MAMS-PP4의 확장으로 16개의 PE와 17개의 MM으로 구성된 MAMS-PP16에 대한 영상처리 알고리즘의 구현과 그에 따른 성능평가에 대해 소개한다. MAMS-PP16의 인스트럭션 포맷은 64비트로 확장되어 새로 설계 되었으며 특정 어플리케이션의 추가와 새로운 인스트럭션이 포함되어 있다. 본 논문에서는 구현된 알고리즘이 수행될 수 있도록 MAMS-PP16의 시뮬레이터를 개발하였다. 이 시뮬레이터를 통해 구현된 영상처리 알고리즘을 수행함으로서 MAMS-PP16의 성능이 향상되었음을 확인하였다. 영상처리 알고리즘 중 피라미드 기법을 적용하여 수행한 결과, 캐시를 사용하는 Serial processor에서는 랜덤한 응답인 반면, 캐시를 사용하지 않는 MAMS-PP16에서 일정한 응답을 확인하였다.