• Proceedings of the Korea Information Processing Society Conference
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• 2001.04a
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• pp.345-348
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• 2001

반도체에 이용되는 실리콘웨이퍼 생산에 있어 평탄도는 가장 중요한 요소 중 하나이다. 실리콘웨이퍼의 평탄도는 POLISHING이라는 공정과정을 통하여 측정하고 제어하고 있는데 현재 측정장비에서 보여주는 웨이퍼의 모양을 사람에 의해 제어하고 있어 경험이 필요하고 일일이 사람이 체크해야하는 번거로움이 있다. 따라서 평탄도가 시스템에 의해 자동적으로 측정되고 제어할 필요가 있다. 본 연구는 웨이퍼의 3차원 형상을 측정하여 보여주는 장비에서 이미지와 함께 나타나는 몇 개의 정량적인 항목을 이용하여 웨이퍼의 단면도를 추정하는 알고리즘을 제안함으로 평탄도가 자동으로 측정될 수 있도록 하였다. 이 알고리즘은 Spline보간법을 이용하였고 웨이퍼의 특정단면 뿐만 아니라 임의의 단면도도 추정할 수 있으며 수치실험을 통해 Lagrange보간법과 비교하여 그 효율성을 입증하였다.

• Journal of the Microelectronics and Packaging Society
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• v.30 no.3
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• pp.88-93
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• 2023

As the demand for High Bandwidth Memory (HBM) increases and the handling capability of larger wafers expands, ensuring reliable Total Thickness Variation (TTV) measurement for stacked wafers becomes essential. This study presents the design of a measurement module capable of measuring TTV across the entire area of a 300mm wafer, along with estimating potential mechanical measurement errors. The module enables full-area measurement by utilizing a center chuck and lift pin for wafer support. Modal analysis verifies the structural stability of the module, confirming that both the driving and measuring parts were designed with stiffness exceeding 100 Hz. The mechanical measurement error of the designed module was estimated, resulting in a predicted measurement error of 1.34 nm when measuring the thickness of a bonding wafer with a thickness of 1,500 ㎛.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.306-306
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• 2012

사파이어 단결정은 LED 소자의 기판으로 널리 사용되고 있으며 현재 소재 수율을 향상시키기 위하여 6인치 이상의 대구경 웨이퍼를 만들기 위하여 많은 노력을 경주하고 있다. 단결정, 특히 반도체 단결정 웨이퍼에서($00{\cdot}1$), ($11{\cdot}0$) 등의 어떠한 결정학적인 방위(crystallographic orientation)가 표면과 이루는 각도, 즉 표면방위각(off-cut 또는 misorientation angle)의 크기와 방향은 제조된 LED 소자의 물성에 영향을 끼치므로 웨이퍼를 가공할 때 정확하게 컨트롤해야한다. 본 연구에서는 고분해능 X-선을 이용하여 표면이 결정학적 방향과 이루는 면방위각을 정밀하게 결정하는 측정법을 연구하였다. 본 연구에서는 기존의 ASTM 의 측정법과는 다른 원리를 이용하고 웨이퍼의 휨(bending)이나 측정고니오 회전축의 편심과 무관하게 표면방위각을 결정하는 새로운 이론적 모델을 제시하고 그 모델을 적용하여 표면의 수직축이 대구경 사파이어($00{\cdot}1$) 축과 이루는 표면방위각을 정확하게 측정 분석하였다. 그리고 이러한 측정방법의 장점을 이용하여 ASTM의 측정법과 면방위 측정 결과를 비교 분석 하였다. 150 mm 사파이어 웨이퍼를 ASTM의 방법으로 면방위를 측정하였을 때 고분해능 장비에서 회전축 ${\Phi}$의 기준을 다르게 설정함에 따라서 수직/수평 면방위 측정결과가 많은 차이를 보였다. 그러나 본 연구에서 사용한 측정법에서는 이러한 수직/수평 면방위의 값들이 거의 변화하지 않고 일정하게 나타나는 것을 확인 하였으며, 측정한150 mm 사파이어 웨이퍼의 표면방위각은 $0.21^{\circ}$이고 표면각이 나타나는 방향은 웨이퍼의 primary edge 방향으로부터 $1.2^{\circ}$벗어나 있는 방향이었다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.450-450
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• 2009

최근 전세계적으로 태양전지의 대량보급에 따라 실리콘 원료의 공급에 차질이 생겨 원자재 값이 상승하는 추세에 있다. 결정질 실리콘 태양전지의 제조비용중 실리콘 재료 및 웨이퍼가 차지하는 비율은 약 50~60%정도로 높기 때문에 실리콘 웨이퍼의 두께를 감소시키는 것이 비용절감을 위한 효과적인 방법으로 기대되고 있다. 그러나 실리콘 웨이퍼의 두께가 앓아질수록 제조공정중 균열이나 파손이 발생할 가능성이 높아지기 때문에 이에 따른 실리콘 웨이퍼의 기계적 물성에 대한 연구가 필수적이라 할 수 있다. 본 연구에서는 현재 상용으로 사용되고 있는 크기가 5 인치인 $200{\mu}m$ 두께의 실리콘웨이퍼 (As-saw)를 약 80여개의 시편으로 절단한 후 각각의 파단강도를 부위별로 측정하였다. 또한 표면절단결함을 제거하는 saw damage etching(SDE) 시간을 제어하여 두께가 $150{\mu}m$, $130{\mu}m$인 웨이퍼를 준비하였다. 이들 시험편에 대해서도 부위별 파단강도를 측정하여 as-saw상태의 시험편과 비교하였다. 파단강도 측정은 4 접 굽힘시험을 통하여 측정하였으며 파단면은 주사전자현미경을 통하여 관찰하였다. 또한 실리콘 웨이퍼의 미세균열을 비파괴적으로 검출하기 위하여 100MHz 고주파수를 이용하는 초음파현미경(SAM, scanning acoustic microscope)을 이용하여 균열의 분포를 영상화하였다.

• Proceedings of the KIEE Conference
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• 2004.07c
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• pp.1634-1636
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• 2004

반도체 웨이퍼의 면저항을 정밀 측정하는 대표적인 두가지 방법인 4탐침(four point probe)방법과 van der Pauw방법으로 반도체 웨이퍼의 면저항을 비교평가 하였다. 4탐침방법에 의한 측정 시스템을 사용하여 웨이퍼의 전체 면에 대하여 면저항을 측정하고, 같은 웨이퍼의 가장자리 네 지점에 탐침 전극을 구성한 후 van der Pauw 방법으로 면저항을 측정한 결과 4탐침 방법에 의한 측정결과를 기준으로 1 %이하의 일치도를 나타냈다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.361-361
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• 2012

사파이어 단결정은 LED 소자의 기판으로 널리 사용되고 있으며 현재 소자 수율을 향상시키기 위하여 6인치 이상의 대구경 웨이퍼를 만들기 위한 많은 노력을 경주하고 있다. 단결정, 특히 반도체 단결정 웨이퍼에서 ($00{\cdot}1$), ($10{\cdot}2$) 등의 어떠한 결정학적인 방위(crystallographic orientation)가 표면과 이루는 각도, 즉 표면방위각(off-cut 또는 misorientation angle)의 크기와 방향은 제조된 LED 소자의 물성에 영향을 끼치므로 웨이퍼를 가공할 때 정확하게 콘트롤해야 한다. 본 연구에서는 고분해능 X-선을 이용하여 표면이결정학적 방향과 이루는 면방위각을 정밀하게 결정하는 측정법을 연구하였다. 기존의 ASTM 의 측정법과는 다른 원리를 이용하고 웨이퍼의 휨(bending)이나 측정고니오 회전축의 편심과 무관하게 표면방위각을 결정하는 새로운 이론적 모델을 제시하고 그 모델을 적용하여 표면의 수직축이 대구경 사파이어 ($00{\cdot}1$) 축과 이루는 표면방위각을 정확하게 측정 분석하였다. 본 연구에서 사용한 6인치 사파이어 웨이퍼에 대하여 표면방위각은 $0.21^{\circ}$이었으며 표면각이 나타나는 방향은 웨이퍼의 primary edge 방향으로부터 $-1.2^{\circ}$ 벗어나 있는 방향이었다.

• Proceedings of the Materials Research Society of Korea Conference
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• 1995.11a
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• pp.23-24
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• 1995

기존의 웨이퍼 박막속에 절연박막이 삽입된 SOI(Silicon On Insulator) 웨이퍼 구조와 관련한 반도체 기판 재료가 커다른 관심을 끌어 왔으나, SOI 평가기술은 아직까지 체계적으로 확립된 것이 없으며, DLTS(Deep Level Transient Spectroscopy) 등을 이용한 전기적 평가는 거의 이루어지지 않은 상태이다. 본 연구에서는 직접접합된 웨이퍼를 약 10um내외의 활성화층을 형성시킨 6인치 P-형 SOI 웨이퍼를 제작하여 DLTS로 측정, 평가를 하였고, DLTS 측정후 관찰될 수 있는 에어지 트랩(Energy Trap)과 후속 열처리에서의 트랩의 변화등을 관찰하여, 후속 열처리조건에 따른 접합된 SOI 웨이퍼 계면의 안정화된 조건을 확보하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.06a
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• pp.21-21
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• 2007

Strained silicon 기술은 MOSFET 채널 내 캐리어 이동도를 향상시켜 집적회로의 성능을 향상시키는 기술이다. 최근에는 strained 실리콘 기술과 SOI(silicon On Insulator) 기술을 접목시켜 집적회로 소자의 특성을 더욱 향상시킨 SSOI(Strained Silicon On Insulator) 기술이 연구되고 있다. 본 연구에서는 pseudo MOSFET 측정법을 이용하여 strained SOI 웨이퍼의 전기적 특성 분석을 행하였다. pseudo MOSFET 측정법은 SOI 웨이퍼의 전기적 특성분석을 위해 고안된 방법으로써 산화, 도핑 등의 소자 제조 공정 없이도 SOI 표면 실리콘층의 이동도와 매몰산화막과의 계면 특성 등을 분석해 낼 수 있는 기술이다. 표면 실리콘층의 두께와 매몰산화막의 두께가 각각 60nm, 150nm인 SOI 웨이퍼와 동일한 막 두께를 가지며 표면 실리콘층이 strained silicon인 SSOI 웨이퍼를 제작하여 그 특성을 비교 분석하였다. Pseudo MOSFET 측정 결과 Strained SOI 웨이퍼에서 표면 실리콘총 내의 전자 이동도가 일반적인 SOI 웨이퍼보다 약 25% 향상되었으며 정공 이동도나 매몰산화막의 계면 트랩밀도는 큰 차이를 보이지 않았다.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.142.1-142.1
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• 2015

웨이퍼 표면에서 부유 전위 분포를 측정하기 위해서 웨이퍼형 탐침 배열을 제작하고 측정회로를 만들었다. 아르곤 플라즈마의 경우 낮은 압력에서 부유 전위의 분포는 중심에서 최대값을 갖는 포물선 형태로 나타났다. 하지만 음이온 가스의 압력이 증가함에 따라 부유 전위의 분포가 현저하게 변화했다. 가스 압력이 높아짐에 따라 비국부적이었던 플라즈마의 방전 특성이 국부적으로 변화했기 때문이다. 이외에도 음이온도 부유 전위의 분포를 변화시킬 수 있음을 확인하였다. 이 연구는 반도체 제조 공정에서 웨이퍼 표면에서 전하 축적에 의한 손상을 이해하는데 도움이 될 것으로 기대된다.

• Journal of Digital Contents Society
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• v.5 no.4
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• pp.251-256
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• 2004

The flatness of a silicon wafer concerned with ULSI chip is one of the most critical parameters ensuring high yield of wafers. That is necessary to constitute the circuit with high quality for he surface of silicon wafer, which comes to be base to make the direct circuit of the semiconductor, Flatness, therefore, is the most important factor to guarantee it wafer with high quality. The process of polishing is one of the most crucial production line among 10 processing stages to change the rough surface into the flatnees with best quality. Currently at this process, it is general for an engineer in charge to observe, judge and control the model of wafer from the monitor of measuring equipment with his/her own eyes to enhance the degree of flatness. This, however, is quite a troublesome job for someone has to check of process by one's physical experience. The purpose of this study is to approach the model of wafer with digital contents and to apply the result of the research for an algorithm which enables to control the polishing process by means of measuring the degree of flatness automatically, not by person, but by system. In addition, this paper shows that this algorithm proposed for the whole wafer flatness enables to draw an estimated algorithm which is for the thickness of sites to measure the degree of flatness for each site of wafer.