• 대한기계학회:학술대회논문집
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• 대한기계학회 2000년도 추계학술대회논문집B
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• pp.261-266
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• 2000

Temperature variation during silicon wafer baking is mainly due to natural convection caused by temperature difference between silicon wafer and upper plate. Several cases are tested and calculated numerically to improve temperature uniformity. The temperature difference and velocity magnitude in the flow cell is reduced for a small gap between the wafer and upper plate because the natural convection force is suppressed in the small space. The uniform temperature distribution can be obtained with controling the incoming flow distribution from the upper plate. An alternative method is the adiabatic wall condition on the upper plate to maintain the temperature uniformity within $0.3^{\circ}C$ on the water plate.

• 한국가시화정보학회지
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• 제14권2호
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• pp.25-30
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• 2016

The wafer temperature and its uniformity inside the LPCVD chamber were analyzed. The temperature uniformity at the end of the wafer load depends on the heat-insulating cap. The finite difference method was used to investigate the radiation and conduction heat transfer mechanisms, and the temperature field and heat diffusion in the LPCVD chamber was visualized. It was found that the temperature uniformity of the wafers could be controlled by the size and distance of the heat-insulating cap.

• 동력기계공학회지
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• 제5권1호
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• pp.73-79
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• 2001

정전기력을 이용하는 마이크로가속도계 센서는 단결성 실리콘 SOI(Silicon On Insulator) 웨이퍼의 기판에 절전재료 적층과 등방성 및 이방성 부식공정으로 제작한다. 마이크로가속도 센서 개발에는 3차원 미소구조체의 제작공정에서 가열 및 냉각공정의 온도구배로 야기되는 포핑업과 같은 열변형 해석이 최적 형상설계에 중요한 요건이다. 본 연구에서는 양자역학적 현상인 턴널링전류 원리로 승용차 에어백의 검침부 역할을 하는 마이크로가속도 센서의 제조공정에서 소착현상을 방지하는 부가 비임과 턴널갭의 FIB 절단가공과 백금 적층공정의 열적 거동을 해석한다. 마이크로머시닝 공정에서 온도의존성을 고려하여 연성해석하고 유한요소법의 상용코드인 MARC K6.1로 분석한 결과를 단결정 실리콘 웨이퍼로 가공하는 마이크로가속도 센서의 최적공정 및 형상설계를 위한 기초자료로 활용될 수 있을 것으로 기대된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.488-488
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• 2012

상압에서 12인치 실리콘 웨이퍼 표면처리가 가능한 장치를 개발하였다. 배치타입 공정으로 플라즈마 발생 전극은 직경 340 mm의 대면적 원형 형태을 가지고 있다. 시스템은 탈부착이 가능한 플라즈마 모듈부와 공정챔버로 나누어지며 균일도를 높이기 위해 웨이퍼스테이지는 가열, 회전 및 축간 조절이 가능하게 설계하였다. 플라즈마발생은 DBD 전극방식을 채용하고 있으며 공정가스흐름 및 전극배열 등을 연구하였다. 또한, 기판 온도, 가스 조합 등의 공정파리미터를 변화시켜가며 높은 애슁 속도 및 균일도를 얻기 위한 실험이 진행되었다. 주파수 15 kHz, 인가 파워 7 kW, 시편 가열 온도 95도, 60 rpm, 80 spm에서 분당 200 nm의 PR제거율을 확인하였다.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2011년도 춘계학술대회 초록집
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• pp.124.1-124.1
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• 2011

결정질 태양전지에서 도핑(Doping)은 반도체(Semiconductor)의 PN 접합(Junction)을 형성하는 중요한 역할을 한다. 도핑은 반도체에 불순물(Dopant)을 주입하는 공정으로 고온에서 진행되며 온도는 중요한 변수(Parameter)로 작용한다. 본 연구에서는 여러 가지 도핑 방법 중 SOD(Spin-On Dopant)를 이용하여 온도에 따른 도핑 결과와 특성을 분석 하였다. P-type 웨이퍼(Wafer)에 SOD를 이용하여 불순물을 증착 후 Hot-plate에서 15분간 Baking 하였다. Baking된 웨이퍼는 노(Furnace)에 넣고 $860^{\circ}C{\sim}880^{\circ}C$까지 $10^{\circ}C$씩 가변하였다. 각각의 조건에 대해 Lifetime과 Sheet Resistance을 측정하였고, 그 결과 $880^{\circ}C$에서의 Lifetime이 $23.58{\mu}s$로 $860^{\circ}C$에 비해 235.8% 증가하여 가장 우수 하였으며, Sheet Resistance 또한 $68{\Omega}$/sq로 $860^{\circ}C$에서 가장 우수하게 측정되었다. SOD의 속도 가변에 따른 특성 변화를 보기 위해 온도는 $880^{\circ}C$에 고정한 후 속도를 3000rpm~4500rpm까지 500rpm간격으로 1시간동안 실험한 결과 rpm 속도에 따른 lifetime 변화는 거의 없었으며, Sheet Resistance는 3000rpm에서 $63{\Omega}$/sq로 가장 우수 하였다. 본 연구를 통해 온도와 Spin rpm에 따른 특성을 확인한 결과 온도가 높을 때 Sheet Resistance가 가장 안정화 되며, lifetime이 더욱 우수한 것을 확인할 수 있었다.

• 한국산학기술학회논문지
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• 제10권10호
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• pp.2572-2576
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• 2009

반도체 양산공정에 사용되는 웨이퍼 프로버의 척은 고온이건 저온이건 항상 일정한 온도균일도가 요구된다. 저온으로 운전 시에 온도분포를 써모커플을 이용하여 측정한 결과 온도균일도를 향상할 필요가 있음을 발견하였다. FLUENT를 이용한 전산해석을 하여 온도분포를 해석하였으며, 이 결과를 이용하여 냉각수 회로 배치의 변경과 국부적인 회로 폭의 확대 등 개선안을 제시하였다. 제시된 개선안과 현재 척의 온도분포를 비교한 결과 온도균일도가 향상되었음을 확인하였다.

• 마이크로전자및패키징학회지
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• 제16권1호
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• pp.27-31
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• 2009

본 논문에서는 웨이퍼 레벨 기술을 이용한 CIS용 폴리머 접합 기술을 연구하고 접합 후의 warpage 분석과 개별 패키지의 신뢰성 테스트를 수행하였다. 균일한 접합 높이를 유지하기 위하여 glass 웨이퍼 상에 dam을 형성하고 접합용 폴리머 층을 patterning하여 Si과 glass 웨이퍼의 접합 테스트를 수행하였다. Si 웨이퍼의 접합온도, 접합 압력 그리고 접합 층이 낮을수록 warpage 결과가 감소하였으며 접합시간과 승온 시간이 짧을수록 warpage 결과가 증가하는 것을 확인하였다. 접합 된 웨이퍼를 dicing 하여 각 개별 칩 단위로 TC, HTC, Humidity soak의 신뢰성 테스트를 수행하였으며 warpage 결과가 패키지의 신뢰성 결과에 미치는 영향은 미비한 것으로 확인되었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.222-222
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• 2013

GaN 기반 반도체는 넓은 bandgap을 가지고 있어 가시광부터 자외선까지 다양한 광전소자에 유용하게 사용된다. 광전소자중 발광다이오드의 경우 대부분 사파이어 기판위에 성장된다. 하지만 사파이어와 GaN의 격자 불일치 및 열팽창 계수의 차이로 인해 고품질의 GaN를 성장하기가 어렵다. 특히 열팽창 계수의 차이는 GaN 성장 공정이 고온에서 이루어지기 때문에 성장후 상온으로 온도가 떨어질 때 웨이퍼의 bowing을 발생시키고 동시에 dislocation이나 crack과 같은 결함이 생성되 GaN 성장막의 품질을 떨어트린다. 웨이퍼의 크기가 커지면 커질수록 웨이퍼 bowing은 커져 이에 대한 연구는 중요하다. 본 논문에서 2인치 사파이어 기판위에 성장된 GaN의 bow특성을 알아보기 위해 먼저 simulation을 하였고 실제로 성장된 GaN 웨이퍼와 비교를 하였다. c-plane 사파이어 기판위에 성장된 c-plane GaN의 bow특성을 알아보기 위해 성장 온도 $1,100^{\circ}C$에서 GaN두께를 1 ${\mu}m$에서 10 ${\mu}m$까지 1 ${\mu}m$씩 변화시켜 가며 simulation을 하였다. GaN두께가 1 ${\mu}m$일때는 bow가 11 ${\mu}m$, 6 ${\mu}m$ 일때는 54.7 ${\mu}m$, 10 ${\mu}m$ 일때는 108 ${\mu}m$를 얻어 GaN두께가 1 ${\mu}m$씩 증가할 때 마다 bow가 약 10 ${\mu}m$씩 증가하였다. 성장온도에 대한 영향을 알아보기 위해 $700^{\circ}C$에서 $1,200^{\circ}C$까지 $100^{\circ}C$씩 증가시켜며 bow특성 simulation을 하였다. 6 ${\mu}m$성장된 GaN의 경우 성장온도가 $100^{\circ}C$ 씩 증가할 때 bow는 약 6 ${\mu}m$ 증가하였다. 실제 성장된 c-plane GaN웨이퍼와 비교하기 위해 GaN을 각각 3 ${\mu}m$와 6 ${\mu}m$를 성장시켰고 high resolution x-ray diffraction장비를 사용하여 bow를 측정한 결과 각각 28 ${\mu}m$와 61 ${\mu}m$ 였고 simulation결과는 각각 33 ${\mu}m$와 65.5 ${\mu}m$를 얻어 비슷한 결과를 보였다. c-plane 사파이어 기판위에 성장된 c-plane GaN는 방향에 무관하게 동일한 bow 특성을 가지는 반해 r-plane 사파이어 기판위에 성장된 a-plane GaN는 방향에 따라 다른 bow특성을 보인다. a-plane GaN 이방향성적인 bow 특성을 알아보기 위해 simulation을 하였다. $1,100^{\circ}C$에서 a-plane GaN을 성장할 때 두께가 1 ${\mu}m$ 증가할 때마다 bow가 c축 방향으로는 21.7 ${\mu}m$씩 증가하였고 m축 방향으로는 11.8 ${\mu}m$ 씩 증가하여 매우 큰 이방향성적인 bow 특성을 보였다. 실제 r-plane 사파이어 기판위에 성장된 a-plane GaN의 bow를 측정하였고 simulation 결과와 비교해 보았다.

• 한국진공학회지
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• 제14권2호
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• pp.91-96
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• 2005

양성자 주입과 웨이퍼접합기술을 접목한 ion-cut기술로서 SOI 웨이퍼를 제조하는 기술을 개발하였다. SRIM 전산모사에 의하면 일반 SOI 웨이퍼 (200nm SOI, 400nm BOX) 제조에는 65keV의 양성자주입이 요구된다. 웨이퍼분리를 위한 최적 공정조건을 얻기 위해 조사선량과 열처리조건(온도 및 시간)에 따른 blistering 및 flaking 등의 표면변화를 조사하였다. 실험결과 유효선량범위는 $6\~9times10^{16}H^+/cm^2$이며, 최적 아닐링조건은 $550^{\circ}C$에서 30분 정도로 나타났다. RCA 세정법으로서 친수성표면을 형성하여 웨이퍼 직접접합을 수행하였으며, IR 조사에 의해 무결함접합을 확인하였다 웨이퍼 분리는 예비실험에서 정해진 최적조건에서 이루어졌으며, SOI층의 안정화를 위해 고온열처리($1,100^{\circ}C,\;60$분)를 시행하였다. TEM 측정상 SOI 구조결함은 발견되지 않았으며, BOX(buried oxide)층 상부계면상의 포획전하밀도는 열산화막 계면의 낮은 밀도를 유지함을 확인하였다.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2011년도 춘계학술대회 초록집
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• pp.110.2-110.2
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• 2011

일본 Sanyo 사에 의해서 획기적으로 HIT 태양전지가 개발된 바 있다. 이러한 HIT 태양전지는 기존의 확산-접합 Si 태양전지에 비해서 저비용 고효율의 장점을 갖는다: 22% 이상의 변환효율, $200^{\circ}C$ 이하의 공정온도, 낮은 태양전지 온도 의존도, 높은 개방전압. 한편 Sanyo사의 HIT 태양전지는 n-형 Si 웨이퍼를 이용한 반면에, 최근 미국 National Renewable Energy Laboratory는 p-형 Si 웨이퍼를 이용해서 변환효율 19% 대의 HIT 태양전지를 개발한 바 있다. 그 동안 지속적으로 p-형 Si HIT 태양전지를 고효율화하기(< 22%) 위해서 많은 노력이 진행되어 왔지만 이와 같은 노력에도 불구하고 아직 p-형 HIT는 n-형 HIT 태양전지에 비해서 다소 성능면에서 떨어져 있다. 본 연구는 n- 및 p-형 실리콘 웨이퍼로 구성된 HIT 태양전지의 물리적인 차이점에 초점을 맞추고, 결정 및 비정질 실리콘 층의 역할에 대해서 연구하였다. 특히 태양전지 효율을 향상시키는 요소들로서 결정 실리콘의 불순물 준위(n- 및 p-형) 또는 비저항, 비정질 실리콘으로 구성된 emitter 층, intrinsic 층, 경계면이 고려되었다. 그리고 이러한 요소들이 HIT 태양전지에 미치는 영향을 조사하기 위해서 AMPS-1D 컴퓨터 프로그램을 사용하였고, 이를 통해서 HIT 태양전지의 결정 및 비정질 실리콘 층의 역할을 물리적 정량적으로 분석하였다. 본 연구에 적용되는 HIT는 ITO/a-Si:H(p+)/a-Si:H(i)/c-Si(n)/a-Si:H(i)/a-Si:H(n+) 및 ITO/a-Si:H(n+)/a-Si:H(i)/c-Si(p)/a-Si:H(i)/a-Si:H(p+)의 구조로서 다음과 같은 태양전지 특성을 갖는다: n-형 HIT의 경우, fill factor ~ 0.78, 단락전류밀도 ~ 38.1 $mA/cm^2$, 개방전압 0.74 V, 변환효율 22.3 % (그리고 p-형 HIT의 경우, fill factor ~ 0.76, 단락전류밀도 ~ 36.5 $mA/cm^2$, 개방전압 0.69 V, 변환효율 19.4 %).