일반적으로 반도체 제조 공정은 매우 복잡하고 다양한 공정들로 구성된다. 이러한 공정 중 Stage 부분은 웨이퍼에 회로 패턴을 기입하기 위하여 웨이퍼를 미리 지정된 위치로 이송하는 공정으로 매우 높은 정밀도가 요구되고 있다. Stage에 대해서는 x, y, z축 뿐아니라 각 축에 대한 회전까지도 고려한 6축 제어가 수행되어야 한다. 본 논문에서는 stage에 대한 정밀제어의 기반기술로서 선형 BLDC 모터를 이용하여 1축 위치제어 시스템의 제어에 관하여 연구하였다. 선형 BLDC 모터의 이동 중 발생하는 추럭리플을 보상하여 제어기 설계시 선형 시스템으로 고려하여 제어기를 설계할 수 있도록 하는 방법을 제안하였으며 실험을 통하여 1[${\mu}m$]의 해상도를 갖는 위치검출 엔코더를 이용하여 5[${\mu}m$]의 정밀도를 얻을 수 있었다.
태양전지 도핑공정은 대부분 퍼니스(furnace)도핑으로 제작된다. 퍼니스 도핑 공정은 고가의 장비와 유지 비용이 요구되며 국부적인 부분의 도핑은 제한적이다. 또한 도핑 시 온도와 공정 시간이 태양전지의 전기적 특성을 결정짓는 중요한 변수 이다. 그리하여 최근 많은 연구가 진행되는 대기압 플라즈마를 이용하여 도핑공정에 응용하고자 한다. 본 연구에서 대기압 방전 시 전원은 DC-AC 인버터를 사용하였다. 인버터의 최대 출력 전압은 최대 5kv, 주파수는 수십 KHz 이다. Ar 가스는 MFC(Mass Flow Controller)를 사용하여 조절하였다. 대기압 플라즈마를 이용한 태양전지 도핑 시 소스와 ground 거리에 따른 대기압 플라즈마의 방전을 열화상카메라(thermo-graphic camera, IR)로 온도의 변화 측정 및 광학적 발광분광법(Optical Emission Spectroscopy, OES)을 통해 불순물(질소, 산소)을 측정 하였다. 웨이퍼 도핑 후 생성된 웨이퍼를 측정 및 분석을 하였다.
상압에서 12인치 실리콘 웨이퍼 표면처리가 가능한 장치를 개발하였다. 배치타입 공정으로 플라즈마 발생 전극은 직경 340 mm의 대면적 원형 형태을 가지고 있다. 시스템은 탈부착이 가능한 플라즈마 모듈부와 공정챔버로 나누어지며 균일도를 높이기 위해 웨이퍼스테이지는 가열, 회전 및 축간 조절이 가능하게 설계하였다. 플라즈마발생은 DBD 전극방식을 채용하고 있으며 공정가스흐름 및 전극배열 등을 연구하였다. 또한, 기판 온도, 가스 조합 등의 공정파리미터를 변화시켜가며 높은 애슁 속도 및 균일도를 얻기 위한 실험이 진행되었다. 주파수 15 kHz, 인가 파워 7 kW, 시편 가열 온도 95도, 60 rpm, 80 spm에서 분당 200 nm의 PR제거율을 확인하였다.
일반적으로 결정질 실리콘 태양전지에서 표면에 텍스쳐링(texturing)하는 것은 알칼리 또는 산성 같은 화학용액을 사용하고 있다. 그러나 실리콘 부족으로 실리콘의 양의 감소로 인하여 웨이퍼 두께가 감소하고 있는 추세에 일반적으로 사용하고 있는 습식 텍스쳐링 방법에서 화학용액에 의한 많은 양의 실리콘이 소모되고 있어 웨이퍼의 파손이 심각한 문제에 직면하고 있다. 그리하여 습식 텍스쳐링 방법보다는 플라즈마로 텍스쳐링할 수 있는 건식 텍스쳐링 방법인 RIE (reactive ion etching) 기법이 대두되고 있다. 그리고 습식 텍스쳐링으로는 결정질 실리콘 태양전지의 반사율을 10% 이하로는 낮출 수가 없다. 다결정 실리콘 웨이퍼 표면에 텍스쳐링을 하기 위하여 125 mm 웨이퍼 144개를 수용할 수 있는 대규모 플라즈마 RIE 장비를 개발하였다. 반사율을 4% 이하로 낮추기 위하여 공정가스는 $Cl_2$, $SF_6$, $O_2$를 기반으로 RIE 텍스쳐링을 하였고 텍스쳐링의 모양은 공정가스, 공정시간, RF 주파수 등에 의해 조절이 가능하였다. 본 연구에서 RIE 공정을 통하여 16.1%의 변환효율을 얻었으며, RF 주파수가 텍스쳐링의 모양에 미치는 영향을 살펴보았다.
웨이퍼 Pre-Alignment는 반도체 공정에서 장비에 웨이퍼를 놓기 전에 웨이퍼의 중심 및 방향을 정확하게 정렬할 필요가 있는데, 이를 위해서 일정한 수준 이하로 중심과 방향을 찾아 Alignment 하는 방법을 말한다. 본 논문에서는 웨이퍼를 Alignment 하기 위해 기존의 Mechanical한 방법이 아닌 Area 카메라를 통한 비접촉식 방법을 이용하였다. 이 방법은 웨이퍼를 45도씩 8번씩, 한 바퀴를 회전하여 이미지를 획득한 뒤, 이미지의 웨이퍼의 에지값 들을 이용하여 Least Square Circle Fitting을 이용하여 웨이퍼의 중심과 방향을 정확하게 측정하여 Alignment를 한다.
본 실험에서는 단위요소 사이에 채널을 갖는 Elementwise Patterned Stamp (이하 EPS)를 이용하여 싱글스탭 (single step)으로 4인치 웨이퍼를 임프린트 하는 공정을 수행하였다. 단위요소간의 간격이 3m인 EPS를 이용한 임프린트에서 50 - 100nm급의 패턴을 성공적으로 형성하였다. 그러나 임프린트 과정 중 EPS의 채널 부분에서 웨이퍼의 미소변형이 발생하여 단위요소의 미충전과 불균일한 잔여층이 형성되는 문제들이 발생하였다. 본 논문에서는 이러한 웨이퍼의 미소변형이 단위요소 충전과 패턴형성에 미치는 영향을 확인해 보기 위해 웨이퍼의 두께를 100 - 500㎛로 변화시켜가며 임프린트 실험을 수행하였고, 유한요소법(Finite Element Method, FEM)을 이용한 수치모사를 통하여 실험결과를 확인하였다. 또한 웨이퍼의 미소변형이 발생하는 또 다른 요인인 EPS의 채널 폭을 3mm, 2mm, 1mm로 변화시키며 수행한 수치모사를 통하여 안정된 임프린트 조건을 제시하였다.
보다 저렴한 다결정 실리콘 웨이퍼를 사용한 다결정 실리콘 태양전지의 발전효율개선을 위해서는 태양광스펙트럼의 표면 흡수기구를 최적화하고, 전자-정공쌍의 생성극대화 및 재결합 기구 제어를 통한 전하운바자들의 안정적인 분리와 전극으로의 효율적인 수집이 필수적인다. 현재 양질의 다결정 실리콘 웨이퍼에 기반한 다결정 실리콘 태양전지 양산공정에서 16~17% 발전효율이 이루어지고 있으며 18% 이상의 발전효율을 얻기 위해서는 보다 더 우수한 품질의 다결정 실리콘 웨이퍼가 요구된다. 본 연구에서는 15.5~16.5% 대역의 평균 발전효율을 갖는 15.6 cm${\times}$15.6 cm 크기 고효율 다결정 실리콘 태양전지 전면의 전자발광(EL : electroluminescence)데이터로부터 효율기여도가 높은 위치와 상대적으로 기여도가 낮은 위치들을 선정하여 380~1050nm 파장대역의 광선속에 대해 국부적인 외부양자효율(EQE : external quantum efficiency)을 측정하고 투과전자현미경(TEM : tunneling electron microscope) 등을 활용하여 결정방향 등에 기인하는 양자효율 악화기구를 분석하였다. 결론적으로 15%대의 상대적으로 낮은 발전효율을 보이는 태양전지들은 300~600 nm 단파장 영역에서 양자효율이 상대적으로 낮은 저급한 결정성의 웨이퍼에 기인하고 16.5%이상의 높은 발전효율을 갖는 태양전지들은 단파장영역에서 높은 양자효율을 갖는 영역이 수광면적의 80~90%를 차지하는 것으로 밝혀졌다. 이와 더불어 15%대의 발전효율을 갖는 태양전지에서는 600~1100 nm 파장대역에서 상대적으로 악화된 양자효율을 갖는 저급한 결정성 영역이 30~40%를 차지하였으나 16.5%대역의 고효율 태양전지에서는 저급한 결정성 영역이 5~10%를 차지하여 대조를 보였다. 따라서 18%이상의 높은 발전효율을 갖는 다결정 실리콘 태양전지의 양산을 위해서는 양자효율이 우수한 양품의 웨이퍼를 기반으로 표면 texturing을 통해 평균 태양광 흡수율을 90%이상으로 개선하고, 보다 미세한 프론트 전극패턴을 통해 수광면적을 개선하고 선택적인 에미티공정 기술 등을 적용할 필요가 있음을 제안하고자 한다.
현재 반도체 산업은 200mm 웨이퍼에서 300mm 웨이퍼 공정으로 기술이 변화하고 있다. 300mm 웨이퍼 제조업체들은 Fabrication Line (FAB Line) 자동화를 비용절감 실현의 방책으로 사용하고 있다. 또한 기술의 확산, 시장 경쟁력의 격화 등으로 생산성 향상에 의한 원가절감이 반도체 산업 성장의 근본요인이 되고 있다. 대부분의 반도체 업체들은 생산성을 높이기 위해 average cycle time을 줄이는데 총력을 기울이고 있다. 본 논문에서는 average cycle time을 줄이는 데 중점을 두고, 300mm 반도체 제조공정을 시뮬레이션 하였다.
웨이퍼 레벨(WL) 3차원(3D) 집적을 구현하기 위해 저유전체 고분자를 본딩 접착제로 이용한 웨이퍼 본딩과, 적층된 웨이퍼간 전기배선 형성을 위해 구리 다마신(damascene) 공정을 사용하는 방법을 소개한다. 이러한 방법을 이용하여 웨이퍼 레벨 3차원 칩의 특성 평가를 위해 적층된 웨이퍼간 3차원 비아(via) 고리 구조를 제작하고, 그 구조의 기계적, 전기적 특성을 연속적으로 연결된 서로 다른 크기의 비아를 통해 평가하였다. 또한, 웨이퍼간 적층을 위해 필수적인 저유전체 고분자 수지를 이용한 웨이퍼 본딩 공정의 다음과 같은 특성 평가를 수행하였다. (1) 광학 검사에 의한 본딩된 영역의 정도 평가, (2) 면도날(razor blade) 시험에 의한 본딩된 웨이퍼들의 정성적인 본딩 결합력 평가, (3) 4-점 굽힘시험(four point bending test)에 의한 본딩된 웨이퍼들의 정량적인 본딩 결합력 평가. 본 연구를 위해 4가지의 서로 다른 저유전체 고분자인 benzocyclobutene(BCB), Flare, methylsilsesquioxane(MSSQ) 그리고 parylene-N을 선정하여 웨이퍼 본딩용 수지에 대한 적합성을 검토하였고, 상기 평가 과정을 거쳐 BCB와 Flare를 1차적인 본딩용 수지로 선정하였다. 한편 BCB와 Flare를 비교해 본 결과, Flare를 이용하여 본딩된 웨이퍼들이 BCB를 이용하여 본딩된 웨이퍼보다 더 높은 본딩 결합력을 보여주지만, BCB를 이용해 본딩된 웨이퍼들은 여전히 칩 back-end-of-the-line (BEOL) 공정조건에 부합되는 본딩 결합력을 가지는 동시에 동공이 거의 없는 100%에 가까운 본딩 영역을 재현성있게 보여주기 때문에 본 연구에서는 BCB가 본딩용 수지로 더 적합하다고 판단하였다.
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[게시일 2004년 10월 1일]
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