• Proceedings of the Korean Information Science Society Conference
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• 2002.10e
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• pp.103-105
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• 2002

802.11과 같은 무선 네트워크에서는 전송오류에 의한 패킷손실이 많이 발생한다. 802.11 MAC 프로토콜에서는 에러 복구를 위해 ARQ방식을 통한 재전송을 통하여 에러를 정정하나 채널 에러 율이 증가하면 재전송 방식의 효율은 급격히 저하된다. 또한 재전송을하는데 있어서 다시 RTS와 CTS를 전송하여 데이터를 보낼 수 있는 채널을 확보해야 하므로 상당한 전송부하가 발생한다. 이에 재전송 없이 효율적인 에러 복구를 위해서는 FEC방식이 필요하다. 그러나 정적인 FEC방식은 연속적으로 변화하는 무선 채널의 전송 오류율에알맞은 정정 코드를 채택하지 못해 과도한 대역폭 낭비로 인하여 효율이 떨어지는 문제가 있다. 이러한 문제를 개선하기 위해서는 채널의 상태에 따라 정정 코드를 동적으로 변경하는 것이 필요하다. 본 논문은 FEC방식을 802.11 MAC 프로토콜에 적용할 수 있는 방안에 대해서 기술하고 채널 에러 변화에 따라 능동적으로 정정 코드 양을 조절하여 재 전송하는적응적 FEC 알고리즘을 제안한다. 본 논문에서 제안한 적응적 FEC 알고리즘을 802.11 MAC 프로토콜에 적용하여 성능을 측정한 결과 최대 80%정도 성능이 향상된 것을 확인할 수 있었다.

• Journal of the Korea Society of Computer and Information
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• v.25 no.1
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• pp.29-36
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• 2020

Wear-leveling techniques and Error Correction Codes (ECCs) are essential for the improvement of the reliability and durability of flash memories. Low-Density Parity-Check (LDPC) codes have higher error correction capabilities than conventional ECCs and have been applied to various flash memory-based storage devices. Conventional wear-leveling schemes using only the number of Program/Erase (P/E) cycles are not enough to reflect the actual aging differences of flash memory components. This paper introduces an actual aging measurement scheme for flash memory wear-leveling using LDPC decoding information. Our analysis, using error-rates obtained from an flash memory module, shows that LDPC decoding information can represent the aging degree of each block. We also show the effectiveness of the wear-leveling based on the proposed scheme through wear-leveling simulation experiments.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04d
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• pp.271-273
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• 2003

무선 네트워크에서는 전송오류에 의한 패킷손실이 많이 발생한다. 이러한 전송오류를 복구하기 위해 ARQ방식이나 FEC방식이 사용된다. 그러나 채널의 에러율이 증가하면 ARQ와 같은 재전송 방식의 효율은 급격히 저하된다. 이와는 달리 정정코드를 덧붙이는 FEC방식은 ARQ 방식에 비해서 채널의 에러율이 높은 환경에서 효율적인 에러 복구가 가능하다. 그러나 이러한 FEC방식도 항상 일정한 크기를 가지는 정적인 FEC방식일 경우 변화하는 무선 채널의 상태에 알맞은 정정 코드를 채택하지 못해 FEC방식의 단정인 대역폭 낭비를 초래하게 된다. 본 논문에서는 이러한 정적인 FEC방식의 단점을 개선하기 위해, 무선 채널의 전송 오류율에 따라 FEC의 정정도를 동적으로 변화시키는 동적 FEC(dynamic FEC) 알고리즘을 Mote라고 불리는 노드로 구성된 실제 센서 네트워크에 구현했다. 동적 FEC 알고리즘은 무선 채널을 모델링해서 시뮬레이션 결과에서는 성능이 향상되었고, 실제 센서 네트워크에서 실험한 결과 에러율이 낮은 환경에서는 비슷한 성능음 가지게 된다.

• Journal of the Korea Society of Computer and Information
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• v.15 no.4
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• pp.83-90
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• 2010

In wireless sensor networks, the data transmitted from the sensor nodes are susceptible to corruption by errors which caused of noisy channels and other factors. In view of the severe energy constraint in Sensor Networks, it is important to use the error control scheme of the energy efficiently. In this paper, we presented RS (Reed-Solomon) codes in terms of their BER performance and power consumption. RS codes work by adding extra redundancy to the data. The encoded data can be stored or transmitted. It could have errors introduced, when the encoded data is recovered. The added redundancy allows a decoder to detect which parts of the received data is corrupted, and corrects them. The number of errors which are able to be corrected by RS code can determine by added redundancy. The results of experiment validate the performance of proposed method to provide high degree of reliability in low-power communication. We could predict the lifetime of RS codes which transmitted at 32 byte a 1 minutes. RS(15, 13), RS(31, 27), RS(63, 57), RS(127,115), and RS(255,239) can keep the days of 173.7, 169.1, 163.9, 150.7, and 149.7 respectively. The evaluation based on packet reception ratio (PRR) indicates that the RS(255,239) extends a sensor node's communication range by up about 3 miters.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.3
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• pp.8-8
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• 2004

본 논문에서는 새로운 interpolation-2 방식의 비교기 구조를 제안하여 칩 면적과 전력 소모를 줄이며 오류정정 회로를 내장하는 6-비트 70㎒ ADC를 설계하였다. Interpolation 비교기를 적용하지 않은 flash ADC의 경우 2n개의 저항과 2n -1개의 비교기가 사용되며 이는 저항의 수와 비교기의 수에 비례하여 많은 전력과 큰 면적을 필요로 하고 있다. 또한, interpolation-4 비교기를 적용한 flash ADC는 면적은 작으나 단조도, SNR, INL, DNL 특성이 떨어진다는 단점이 있었다. 본 논문에서 설계한 interpolation-2 방식의 ADC는 저항, 비교기, 앰프, 래치, 오류정정 회로, 온도계코드 디텍터와 인코더로 구성되며, 32개의 저항과 31개의 비교기를 사용하였다. 제안된 회로는 0.18㎛ CMOS 공정으로 제작되어 3.3V에서 40mW의 전력소모로 interpolation 비교기를 적용하지 않은 flash ADC에 비해 50% 개선되었으며, 칩 면적도 20% 감소되었다. 또한 노이즈에 강한 오류정정 회로가 사용되어 interpolation-4 비교기를 적용한 flash ADC 에 비해 SNR이 75% 개선된 결과를 얻었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2010.05a
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• pp.882-885
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• 2010

In view of the severe energy constraint in sensor networks, it is important to use the error control scheme of the energy efficiently. In this paper, we presented FEC (Forward Error Correcting) codes in terms of their power consumption. One method of FEC is RS (Reed-Solomon) coding, which uses block codes. RS codes work by adding extra redundancy to the data. The encoded data can be stored or transmitted. It could have errors introduced, when the encoded data is recovered. The added redundancy allows a decoder to detect which parts of the received data is corrupted, and corrects them. The number of errors which are able to be corrected by RS code can determine by added redundancy. We could predict the lifetime of RS codes which transmitted at 32 byte a 1 minutes. RS(15, 13), RS(31, 27), RS(63, 57), RS(127,115), and RS(255,239) can keep the days of 138, 132, 126, 111, and 103 respectively.

• Journal of the Korea Institute of Military Science and Technology
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• v.8 no.3 s.22
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• pp.42-50
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• 2005

In this paper, a novel method is proposed how the ECC(Error Correction Code) in server system can be investigated and the robustness of each system against noisy environment and element failure in memory module has been verified. Chipset manufacturers have hided the algorithm of their Hamming code and the user has difficulty in verification of the robustness of each system. The proposed method is very simple, but the outputs of the experiment explain the core ability of error correction in server system and helps the detection of the failure element. On the basis of these results, we could expect the robustness of digitalized weapon system and the efficient design of our own error correction code.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.40 no.4
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• pp.659-665
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• 2015

Recent studies on network coding scheme for increasing transmission efficiency of the network has been actively conducted. In this paper, we apply RLNC in sub-packet unit and propose a joint scheme of sub-packet level network coding and LDPC code. The proposed method can have similar ability of network coding and obtain further error correction capability. The simulation results show that the proposed one enhances error correction capability compared to the case using only LDPC when extra packets are received.

• Proceedings of the Korean Information Science Society Conference
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• 2003.10a
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• pp.532-534
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• 2003

코드로써 관리되어있지 않은 데이터베이스 내의 다양한 속성들이 시간이 흐름에 따라 정보로써 가치를 갖게 되면서. 비코드성 한글 데이터의 정형화에 대한 요구가 증가하고 있다. 정형화에 있어 한글의 특수성 중에 하나는 한글자료의 경우 KSC5601, CP949등을 사용하여 음절단위의 문자셋을 사용하여 음절단위로 저장 관리한다. 그런데 입력 시정에서는 자판기등을 이용하여 음소단위로 데이터를 입력하면서 발생하는 오류 및 비정형 데이터의 유입의 문제 등을 내포하고 있다. 이러한 문제를 해결하기 위하여 데이터의 저장단위인 음절이 아닌 음소 단위의 비교를 통하여 데이터를 정정하는 기법을 제안하고자 한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.1
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• pp.15-23
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• 2009

Microprocessors, which need correct arithmetic operations, have been the subject of in-depth research in relation to soft errors. Of the existing microprocessor devices, the memory cell is the most vulnerable to soft errors. Moreover, when soft errors emerge in a memory cell, the processes and operations are greatly affected because the memory cell contains important information and instructions about the entire process or operation. Users do not realize that if soft errors go undetected, arithmetic operations and processes will have unexpected outcomes. In the field of architectural design, the tool that is commonly used to detect and correct soft errors is the error check and correction code. The Itanium, IBM PowerPC G5 microprocessors contain Hamming and Rasio codes in their level-2 cache. This research, however, focuses on huge server devices and does not consider power consumption. As the operating and threshold voltage is currently shrinking with the emergence of high-density and low-power embedded microprocessors, there is an urgent need to develop ECC (error check correction) circuits. In this study, the in-output data of the level-2 cache were analyzed using SimpleScalar-ARM, and a 32-bit H-matrix for the level-2 cache of an embedded microprocessor is proposed. From the point of view of power consumption, the proposed H-matrix can be implemented using a schematic editor of Cadence. Therefore, it is comparable to the modified Hamming code, which uses H-spice. The MiBench program and TSMC 0.18 um were used in this study for verification purposes.