• 정보처리학회논문지A
• /
• 제10A권4호
• /
• pp.347-356
• /
• 2003

DCT 알고리즘은 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적 연산을 위한 기존의 방법들은 하드웨어 복잡도가 높기 때문에, 이론 줄이기 위한 방법으로 연산 공유 승산기가 제안되었다. 하지만 기존의 연산 공유 승산기는 전처리기 및 선택기의 비효율적 구조로 인한 성능저하의 문제점을 가지고 있다. 본 논문에서는 새로운 연산 공유 승산기를 제안하고 이를 1차원 DCT 프로세서에 적용하여 구현하였다. 연산 공유 승산기의 구조 및 논리 합성 비교 시 새로운 승산기는 기존에 비해 효율적인 하드웨어 구성이 가능함을 확인하였고, 1차원 DCT 프로세서 설계 시 기존 구현 방식들에 비해 우수한 성능을 나타내었다.

• 한국정보과학회논문지:시스템및이론
• /
• 제33권1_2호
• /
• pp.62-68
• /
• 2006

현대 통신 분야에서 많이 응용되고 있는 유한 필드상의 중요한 연산근 곱셈과 지수승 연산 등이 있다. 유한 필드에서 지수 연산은 이진 방법을 이용하여 곱셈과 제곱을 반복함으로서 구현될 수 있다. 그래서 이러한 연산들을 위한 빠른 알고리즘과 효율적인 하드웨어 구조 개발이 중요하다. 본 논문에서는 GF($2^m$)상의 MSB-우선 곱셈 연산을 위한 효율적인 비트-시리얼 시스톨릭 곱셈기를 구현하였다. 제안된 곱셈기는 지수 연산기의 핵심 회로로 사용될 수 있으며 기존의 곱셈기들과 비교하여 보다 적은 입력-단자의 수와 공간-시간 복잡도를 가진다. 그리고 제안된 구조는 정규성과 모듈성, 단 방향 자료 흐름을 가지기 때문에 VLSI 칩과 같은 하드웨어로 보다 쉽게 구현할 수 있다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2024년도 춘계학술발표대회
• /
• pp.408-411
• /
• 2024

원격 환경에서의 안전한 데이터 처리를 위한 기술 중 동형암호는 암호화된 데이터 간의 연산을 통한 프라이버시 보존형 연산이 가능하여 최근 딥러닝 연산을 동형암호로 수행하고자 하는 연구가 활발히 진행되고 있다. 그러나 동형암호는 신경망에 존재하는 비산술 활성화함수를 직접적으로 연산할 수 없어 다항함수로 대체하여 연산해야만 하는데, 이로 인해 모델의 정확도가 하락하거나 과도한 연산 부하가 발생하는 등의 비효율성 문제가 발생한다. 본 연구에서는 모델 내의 활성화함수를 서로 다르게 근사하는 접근을 순환신경망(Recurrent Neural Network, RNN)에 적용하여 효율적인 동형암호 연산을 수행하는 방법을 제안하고자 한다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
• /
• 제15권4호
• /
• pp.270-274
• /
• 2009

본 논문에서는 초소형 장치 상에서 적은 메모리만으로 효율적으로 연산 가능한 GF($2^m$) 상의 연산방법을 제안한다. 기존 구현들은 속도의 향상을 위한 곱셈연산 방법만을 제시하였으나, 본 논문에서는 곱셈 연산시 덧셈의 순서를 바꿈으로써 연산시 사용하는 메모리의 양을 줄이는 방법을 제시한다. 실험에 따르면, 본 논문에서 제안한 방법은 GF($2^{271}$)의 곱셈연산에서 이전에 제안된 방법들과 비교해 비슷한 수행 시간을 사용하면서 약 20% 적은 메모리 사용량을 보였다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
• /
• pp.867-870
• /
• 2003

본 논문은 멀티미디어 데이터 처리를 위한 효율적인 RISC 프로세서 유닛의 설계를 목표로 Vector 프로세서의 SIMD(Single Instruction Multiple Data) 개념을 바탕으로 고정된 연산기 데이터 비트 수에 비해 상대적으로 작은 비트수의 데이터 연산의 부분 병렬화를 통하여 멀티미디어 데이터 연산의 기본이 되는 곱셈누적(MAC : Multiply and Accumulate) 연산의 성능을 향상 시킨다. 또한 기존의 MMX나 VIS 등과 같은 범용 프로세서들의 부분 병렬화를 위해 전 처리 과정의 필요충분조건인 데이터의 연속성을 위해 서로 다른 길이의 데이터 흑은 비트 수가 작은 멀티미디어의 데이터를 하나의 데이터로 재처리 하는 재정렬 혹은 Packing/Unpacking 과정이 성능 전체적인 성능 저하에 작용하게 되므로 본 논문에서는 기존의 프로세서의 연산기 구조를 재이용하여 병렬 곱셈을 위한 연산기 구조를 구현하고 이를 위한 데이터 정렬 연산 구조를 제안한다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2001년도 봄 학술발표논문집 Vol.28 No.1 (A)
• /
• pp.16-18
• /
• 2001

DWT(Discrete Wavelet Transform) 연산을 하는데 있어서, 가장 많은 연산을 수행하는 부분은 계수(Coefficient)값과 입력값의 내적 연산을 하는 부분이다. 내적 연산을 효율적으로 줄이기 위해서 시스톨릭, 파이프라인, 병렬구조등이 연구되었으나, 이러한 기존의 방법들은 내적 연산에 들어가는 곱셈의 수는 줄이지 못했다. 본 연구에서 가산기 기반 분산연산을 이용하여 곱셈연산을 제거하고, 동일한 연산과정을 공유함으로써 가산기의 수를 최대한 줄일 수 있었다. 또한, 한 개의 1-레벨 분해 모듈을 재사용하기 위해서 스케줄링을 사용하였다. 그 결과 기존의 구조보다 게이트 수를 50%이상 줄일 수 있었으며, 속도의 향상을 얻을 수 있었다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2002년도 가을 학술발표논문집 Vol.29 No.2 (1)
• /
• pp.151-153
• /
• 2002

XML/HTML 문서와 같이 트리 구조로 표현되는 데이터의 변화 탐지는 NP-hard의 문제로 이에 대한 효율적인 구현은 매우 중요하다. 본 논문에서는 효율적인 변화 탐지를 위해 트리 구조의 데이터를 X-tree로 표현하고 이에 기초한 휴리스틱 알고리즘을 제안한다. X-tree에서는 모든 서브트리의 루트 노드에 서브트리의 구조와 소속 노드들의 데이터들을 128비트의 해시값으로 표현하여 저장함으로 신ㆍ구 버전의 X-tree들에 속한 서브트리들의 비교가 매우 효율적이다. 제시한 변화 탐지 알고리즘에서는 구 버전의 X-tree의 모든 서브트리들에 대해 신 버전의 X-tree에서 동등한 서브트리들을 찾고, 이들에 기초하여 이동 연산이 발생한 서브트리들과 갱신 연산이 발생한 서브트리들을 순차적으로 찾는다. 이때 이동 연산과 갱신 연산으로 대응되는 서브트리는 동등 서브트리로부터 루트 노드로 대응 관계를 확장하는 가운데 발견된다. 이후 깊이 우선으로 검색하면서 나머지 노드들을 대응시킨다. X-tree의 구조적 특징에 기인하여 노드들 간의 비교를 통해 대응 여부를 검사하는 대부분의 기존 연구와는 달리 서브트리의 비교를 통해 대부분의 대응 관계를 결정하므로 효율적인 변화 탐지가 가능하다. 본 알고리즘은 최악의 경우에서도 N을 신ㆍ구 버전 문서의 전체 노드 수라 할 때 O(N)의 시간 복잡도를 갖는다.

• 정보보호학회논문지
• /
• 제10권1호
• /
• pp.77-87
• /
• 2000

타원곡선 이산대수 문제에 기초한 공개키 암호시스템에서 타원곡선 멱승은 반드시 필요한 연산이며 연산들 중에서 가장 복잡도가 크다. 따라서 효율적인 암호시스템 구현을 위해서는 타원곡선 멱승연산을 효율적으로 구현하는 것이 중요하다. 본 논문에서는 복합 좌표계(mixed coordinate system)를 이용한 멱승 방법을 GF(pm)상에서 정의되는 타원 곡선을 적용하여 최적의 효율성을 갖는 타원곡선 멱승 구현법을 제안한다. 또한 ‘곱셈을 이용한 역원 연산 알고리즘(IM; Inversion with Multiplication)’을 이용하여 더욱 효율적인 구현이 가능함을 보인다.

• 대한전자공학회논문지TC
• /
• 제42권8호
• /
• pp.11-16
• /
• 2005

본 논문은 스크램블링(Scrambling), 길쌈부호화(Convolutional Encoding), 펑처링(Puncturing), 인터리빙(Interleaving) 등과 같은 연산에 공통적으로 필요한 비트 조작(Bit Manipulation)을 효율적으로 지원하기 위한 비트 조작 연산 가속기를 제안한다. 기존의 DSP는 곱셈 및 가산 연산을 기본으로 연산기가 구성되어 있으며 워드 단위로 동작을 함으로 비트 조작 연산의 경우 비효율적인 연산을 수행할 수밖에 없다. 그러나 제안한 가속기는 비트 조작 연산을 다수의 데이터에 대해 병렬 쉬프트와 XOR 연산, 비트 추출 및 삽입 연산을 효율적으로 수행할 수 있다. 제안한 가속기는 VHDL로 구현 하여 삼성 $0.18\mu m$ 표준 셀 라이브러리를 이용하여 합성하였으며 가속기의 게이트 수는 1,700개에 불과하다. 제안한 가속기를 통해 스크램블링, 길쌈부호화, 인터리빙을 수행시 기존의 DSP에 비해 $40\~80\%$의 연산 사이클의 절감이 가능하였다.

• 정보처리학회논문지C
• /
• 제19C권1호
• /
• pp.9-18
• /
• 2012

2010년에 Pedro등은 WSBC 암호 퍼즐 기반 RFID 경계 결정 프로토콜을 제안하였다. 본 논문에서는 Pedro등이 제안한 프로토콜이 공격자에 의한 비밀키인 유출 공격으로 인해 태그의 프라이버시 침해와 위치 트래킹 공격에 취약할 뿐만 아니라 제한적인 자원을 가지는 수동형 태그에서 대칭키 기반의 연산을 수행함으로써 연산 효율성 저하 및 리더와 태그 간에 많은 통신 라운드가 필요함을 지적한다. 더 나아가 위와 같은 보안 취약점과 연산 및 통신 효율성 문제를 해결하기 위해 본 논문에서는 보안성을 강화하고 높은 효율성을 제공하는 새로운 암호 퍼즐 기반의 RFID 경계 결정 프로토콜을 제안한다. 결론적으로 제안한 프로토콜은 수동형 태그의 특성을 고려하여 안전한 해쉬 함수 연산만을 수행함으로써 연산 효율성을 높여줄 뿐만 아니라 일방향 해쉬 함수의 성질을 기반으로 연산된 값을 리더와 태그 간에 안전하게 송수신하기 때문에 공격자에 의한 비밀키 유출 공격이 발생되지 않는 강력한 안전성을 보장한다.