• 한국정보과학회논문지:시스템및이론
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• 제33권1_2호
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• pp.62-68
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• 2006

현대 통신 분야에서 많이 응용되고 있는 유한 필드상의 중요한 연산근 곱셈과 지수승 연산 등이 있다. 유한 필드에서 지수 연산은 이진 방법을 이용하여 곱셈과 제곱을 반복함으로서 구현될 수 있다. 그래서 이러한 연산들을 위한 빠른 알고리즘과 효율적인 하드웨어 구조 개발이 중요하다. 본 논문에서는 GF($2^m$)상의 MSB-우선 곱셈 연산을 위한 효율적인 비트-시리얼 시스톨릭 곱셈기를 구현하였다. 제안된 곱셈기는 지수 연산기의 핵심 회로로 사용될 수 있으며 기존의 곱셈기들과 비교하여 보다 적은 입력-단자의 수와 공간-시간 복잡도를 가진다. 그리고 제안된 구조는 정규성과 모듈성, 단 방향 자료 흐름을 가지기 때문에 VLSI 칩과 같은 하드웨어로 보다 쉽게 구현할 수 있다.

• 한국통신학회논문지
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• 제27권6C호
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• pp.594-600
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• 2002

일반적인 시프트 연산과 더불어, 비트 분할 시프트 및 멀티미디어 데이터의 다양한 형식변환이 가능한 데이터 처리기가 제안되었다. 데이터 형식 변환 연산과 시프트 연산의 유사점을 최대한 이용하여, Barrel 시프터를 변형하여, 약간의 interconnection을 추가함으로써, 최소의 하드웨어로써 두 개의 연산을 통합 처리 가능하도록 하였다. 제안된 데이터 처리기는 크게 일반적인 시프트 연산과 pack 연산을 수행하는 시프터 블록파 unpack 연산 등을 수행하는 블록으로 구성된다. 제안된 데이터 처리기는 Verilog HDL를 사용하여 설계되었으며, Compass 0.6$\mu\textrm{m}$ standard cell library를 사용하여 VLSI 구현된 결과에 대하여 논의된다

• 한국정보통신학회논문지
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• 제17권8호
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• pp.1891-1898
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• 2013

3차원 그래픽 API인 OpenGL과 Direct3D를 효율적으로 처리하기 위해 sine, cosine, 역수, 역제곱근, 지수 및 로그 연산을 처리하는 부동소수점 연산회로를 설계하였다. 고속 연산과 2 ulp 보다 작은 오차를 만족시키기 위해 2차 최대최소 근사 방식과 테이블 룩업 방식을 사용하였다. 설계된 회로는 65nm CMOS 표준 셀 조건에서 2.3-ns의 최대 지연시간을 갖고 있으며, 약 23,300 게이트로 구성된다. 최대 400 MFLOPS의 연산 성능과 높은 정밀도로, 설계한 연산회로는 3차원 모바일 그래픽 분야에 효율적으로 적용 가능하다.

• 융합신호처리학회논문지
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• 제6권1호
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• pp.39-44
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• 2005

스케줄링은 CDFG 내의 각 연산에 우선순위 관계를 유지하면서 연산이 수행될 제어스텝을 할당하는 과정으로 합성된 하드웨어의 성능에 직접적인 영향을 미치는 중요한 단계이다. 본 논문에서는 자원제한 스케줄링 알고리즘을 제안한다. 제안된 알고리즘은 주어진 그래프를 분석하여 연산유닛의 개수를 결정하고 이에 따라 각 연산을 제어스텝에 할당한다. 스케줄링 과정 중에 상대적으로 부족한 연산유닛과 여유 있는 연산유닛을 구별하여 연산유닛의 수를 조절한 후 반복적으로 성능개선을 시도하게 된다. 제안된 알고리즘의 성능을 평가하기 위하여 모의실험을 수행하였고 그 결과는 기존의 방법들에 비해 우수함을 알 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제26권5호
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• pp.620-626
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• 1999

캐리-세이브 가산기는 (CSA)는 실제 산업체에서 회로를 설계할 때 연산수식의 계산을 빠르게 처리하기위해 가장 많이 사용되는 구성요소들 가운데 하나이다. [3]의 자료에 의하면 실제 회로 설계에서 나오는 전형적인 연산식에 CSA를 이용했을 때 그렇지 않은 경우보다 최대 54%의 연산처리속도와 42%의 회로 면적 향상을 갖는다고 보고하고 있다. 그러나, 이는 그 연산식이 하나의 설계 블록(sub-design)에 포함되어 있다는 전제하에 도출된 것이다. 회로 설계 규모와 복잡도가 큰 응용이 많아지는 상황에서 설계 블록단위의 계층적 설계는 필수적인 추세이므로, CSA를 이용한 회로 최적화를 실현하기위해서는 설계 블록들간에 걸쳐있는 연산식에 대한 CSA 최적화 또한 매우 중요한 문제이다. 이를 해결하기위해서 이 논문에서는 auxiliary port라는 개념을 이용하여 설계 블록들간의 연산식에 대한 CSA 최적화 방법을 제안한다. 실제 실험에서 우리가 제안한 기법은 회로의 전체적인 영역에 걸쳐 CSA를 적용하는 데 매우 효과적이었으며, 이 기법을 적용하지 않고 얻은 CSA 최적화 회로와 비교했을 때 회로에서의 연산식 계산속도와 그 회로 면적이 상당히 향상되었음을 확인하였다.

• 한국정보처리학회논문지
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• 제4권10호
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• pp.2553-2561
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• 1997

본 논문에서는 영상인식을 위한 직선 HT(Hough transform) 알고리즘 연산의 하드웨어 구조를 제안하였다. 이 연산기는 기울기연산을 위한 필터링부위와 HT 연산부위로 이루어졌으며, 이때 각도에 관한 정보는 메모리 테이블에 저장하였다. 제안된 구조는 C 언어를 이용한 알고리즘 시뮬레이션을 수행하며 동작의 확인과 계산의 정밀도를 결정한 다음, 전체블록에 대하여 VHDL 언어에 의한 아키텍쳐 시뮬레이션을 수행하였다. 각 실험결과에 의하면, 연산된 데이타 값이 유사하게 얻어졌으며, 영상의 선명도와 사용 비트수가 커질수록 연산값의 차이가 적어짐을 확인하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송∙미디어공학회 2018년도 추계학술대회
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• pp.84-86
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• 2018

요즘 자율주행과 같은 최신 기술의 발전과 더불어 촬영된 영상 장면에 대한 깊이있는 이해가 필요하게 되었다. 특히, 기계학습 기술이 발전하면서 카메라로 찍은 영상에 대한 의미론적 분할 기술에 대한 연구도 활발히 진행되고 있다. FuseNet은 인코더-디코더 구조를 이용하여 장면 내에 있는 객체에 대한 의미론적 분할 기술을 적용할 수 있는 신경망 모델이다. FuseNet은 오직 RGB 입력을 받는 기존의 FCN보다 깊이정보까지 활용하여 RGB 정보를 기반으로 추출한 특징지도와의 요소합 연산을 통해 멀티 모달 구조를 구현했다. 의미론적 분할 연구에서는 객체의 전역 컨텍스트가 고려되는 것이 중요한데, 이를 위해 여러 계층을 깊게 쌓으면 연산량이 많아지는 단점이 있다. 이를 극복하기 위해서 기존의 합성곱 방식을 벗어나 새롭게 제안된 팽창 합성곱 연산(Dilated Convolution)을 이용하면 객체의 수용 영역이 효과적으로 넓어지고 연산량이 적어질 수 있다. 본 논문에서는 컨볼루션 연산의 새로운 방법론적 접근 중 하나인 팽창된 합성곱 연산을 이용해 의미론적 분할 연구에서 새로운 멀티 모달 네트워크의 성능 향상 방법을 적용하여 계층을 더 깊게 쌓지 않더라도 파라미터의 증가 없이 해상도를 유지하면서 네트워크의 전체 성능을 향상할 수 있는 최적화된 방법을 제안한다.

• 정보보호학회논문지
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• 제10권4호
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• pp.3-11
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• 2000

본 논문에서는 몽고메리 알고리즘을 사용하여 모듈러 곱셈을 빠르게 수행하는 선형 시스톨릭 어레이를 설계하고, 이 곱셈기와 LR 이진 제곱 곱셈 알고리즘을 사용하여 n 비트 메시지 블록에 대해 모듈러 지수 연산을 수행하는 지수 연산 프로세서를 설계한다 이 프로세서는 제어장치, 입출력 시프트 레지스터, 지수 연산 장치 등 3개의 영역으로 나 누어진다. 설계된 지수 연산 프로세서의 동작을 검증하기 위해 VHDL를 사용하여 모델링하고 MAX+PLUS II를 사용하여 시뮬레이션 한다. 메시지 블록의 길이 n=512일 때 설계된 지수 연산 프로세서의 지연 시간은 59.5ms이다. 설계된 모듈러 지수 연산 프로세서는 RSA 칩(chip)에 이용될 수 있을 것이다.

• 정보보호학회논문지
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• 제31권3호
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• pp.473-480
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• 2021

차세대 공개키 암호 고속 연산을 위해서는 목표로 하는 컴퓨터 프로세서의 구조를 활용하여 암호화 기본 연산을 최적화 구현하는 것이 중요하다. 본 논문에서는 RISC-V 프로세서 상에서 차세대 공개키 암호 고속 연산을 위해 핵심 곱셈기 연산을 최적화 구현하는 기법을 제안한다. 특히 RISC-V 프로세서의 기본 연산자를 열 기반 곱셈기 연산알고리즘에 맞추어 최적 구현해봄으로서 이전 연구와 비교 시 256-비트 곱셈의 경우 약 19% 그리고 512-비트 곱셈의 경우 약 8%의 성능 향상을 RISC-V 프로세서 상에서 달성하였다. 마지막으로 RISC-V 프로세서에서 추가적으로 제공되면 곱셈 연산 성능 향상에 도움이 될 수 있는 확장 명령어 셋에 대해서도 확인해 보도록 한다.

• 대한수학교육학회지:수학교육학연구
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• 제22권4호
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• pp.477-494
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• 2012

본 연구는 혼합계산 문제에 대한 학생들의 반응 사례 및 오류유형, 혼합계산 지도에 널리 활용되는 기억술, 혼합계산의 핵심인 연산 순서의 규칙에 관한 역사적 논의 및 성격을 고찰하였다. 또한 이를 바탕으로 자연수의 혼합계산 단원의 교과서의 내용구성 및 전개 방식을 비판적으로 분석하고 지도에 관한 개선 방안을 다음과 같이 제시하였다. 첫째, 실생활 문제 상황과 연산 순서의 규칙 사이의 왜곡된 논리적 연결성을 지적하였다. 둘째, 연산 순서의 규약적 성격을 고려하여 교과서를 구성하여야 함을 제시하였다. 셋째, 연산 순서의 문제는 식의 구조에 대한 이해와 결부시켜야 함을 지적하였다. 넷째, 혼합계산식의 이해를 돕는 다양한 교수학적 전략을 참고할 것을 제시하였다. 본 연구는 차후 혼합계산과 관련된 교과서 개발을 위한 시사점을 제공한다는 점에서 의의를 가진다.