• 제목/요약/키워드: 연산 지도

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각 연산을 이용한 효과적인 범프 매핑 하드웨어 구조 설계 (Design of an Effective Bump Mapping Hardware Architecture Using Angular Operation)

  • 이승기;박우찬;김상덕;한탁돈
    • 한국정보과학회논문지:시스템및이론
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    • 제30권11호
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    • pp.663-674
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    • 2003
  • 범프 매핑은 복잡한 모델링 과정 없이 기하 매핑을 통하여 땅콩 껍질의 돌기와 같은 객체 표면의 세밀한 부분을 표현해내는 기법이다. 그러나 이 기법은 법선 벡터 쉐이딩과 같은 상당한 복잡도를 가진 연산을 픽셀 당 처리해줘야 하므로, 이의 하드웨어 구현은 상당한 비용을 필요로 한다. 본 논문에서는 극 좌표계를 이용한 새로운 범프 매핑 알고리즘 및 하드웨어 구조를 제안한다. 이는 참조 공간으로의 변환을 위한 새로운 벡터 회전 방식과 연산이 최소화된 조명 계산 방식을 갖는 구조로, 기존의 구조에 비해 범프 매핑을 효과적으로 수행한다. 결과적으로 제안하는 구조는 범프 매핑에 필요한 연산 및 하드웨어를 상당량 줄였다.

디지털 뉴런프로세서의 설계에 관한 연구 (Design of the Digital Neuron Processor)

  • 홍봉화;이호선;박화세
    • 전자공학회논문지 IE
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    • 제44권3호
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    • pp.12-22
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    • 2007
  • 본 논문에서는 잉여수체계(Residue Number System)를 이용하여 고속의 디지털 신경회로망을 제안하고 이를 구현하기 위한 중요연산부인 고속의 디지털 뉴런프로세서를 설계하였다. 설계된 디지털 뉴런프로세서는 잉여수계를 이용한 MAC 연산기와 혼합계수 변환을 이용한 시그모이드 함수 연산 부로 구성되며, 설계된 회로는 VHDL로 기술하였고 Compass 툴로 합성하였다. 실험결과, 본 논문에서 설계한 디지털 뉴런프로세서는 19.2nsec의 속도를 보였으며, 실수연산기로 설계한 뉴런프로세서에 비하여 약 50%정도 하드웨어 크기를 줄일 수 있었다. 본 논문에서 설계한 뉴런프로세서는 실시간 처리를 요하는 병렬분산처리 시스템에 적용될 수 있을 것으로 기대된다.

GPU의 병렬 처리 기능을 이용한 메쉬 평탄화 가속 방법 (Acceleration of Mesh Denoising Using GPU Parallel Processing)

  • 이상길;신병석
    • 한국게임학회 논문지
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    • 제9권2호
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    • pp.135-142
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    • 2009
  • 메쉬 평탄화는 메쉬 표면의 잡음을 제거하는 것으로써 일반적으로 평탄화 필터를 적용하여 수행한다. 하지만 전체 과정이 CPU에서 수행되기 때문에 많은 실행 시간이 걸리는 문제점을 가진다. GPU는 부동소수점 연산에 특화되어 CPU에 비해 빠른 연산이 가능하기 때문에 복잡한 연산을 실시간으로 처리하는 것이 가능하다. 특히 메쉬 평탄화 과정은 메쉬의 각 정점이나 삼각형을 기반으로 같은 연산을 반복하기 때문에 GPU의 병렬 처리에 적합하다. 본 논문에서는 양방향 필터링에 GPU의 병렬 처리를 이용함으로써 메쉬 평탄화의 수행 시간을 줄이는 방법을 제안한다. 먼저 양방향 필터링을 위해 메쉬의 각 정점에 인접하는 삼각형들을 찾고 이들의 법선 벡터의 평균을 계산하여 정점들의 법선 벡터를 구한다. 양방향 필터링으로 각 정점의 새 위치를 계산하고 앞의 과정을 다시 수행하여 정점들의 새 법선 벡터를 계산한다.

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웨이블릿을 이용한 QRS complex 검출 알고리즘의 고정 소수점 연산 최적화 (Fixed-point Optimization of a QRS complex Detection Algorithm Using Wavelet Transform)

  • 박영철
    • 한국정보전자통신기술학회논문지
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    • 제7권3호
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    • pp.126-131
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    • 2014
  • 본 논문에서는 웨이블릿 변환을 통하며 QRS complex를 검출 하며, 32비트 고정 소수점 연산이 가능한 프로세서에도 동작하도록 알고리즘 최적화 기법을 제시한다. 먼저 입력 ECG 신호를 밴드 패스 필터를 통과 시키고, 3개의 서로 다른 웨이블릿 함수를 하나로 병합한 웨이블릿 함수를 이용하여 웨이블릿 변환을 하며, 다음으로 시간 평균 함수를 뒤에 마지막으로 QRS complex를 검출 한다. 제안 알고리즘은 MIT-BIH arrhythmia database에 적용하여 검증한다. 모든 과정은 32비트 고정 소수점 연산으로 구현되며, 삼각함수 같은 복잡한 연산은 테이블화 하였다. 검출 알고리즘은 컴퓨터 시뮬레이션을 통해 평가 한다.

문자의 빈도수를 고려한 Rank/Select 자료구조 구현 (Implementation of Rank/Select Data Structure using Alphabet Frequency)

  • 권유진;이선호;박근수
    • 한국정보과학회논문지:시스템및이론
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    • 제36권4호
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    • pp.283-290
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    • 2009
  • Rank/select 자료구조는 트리, 그래프, 문자열 인덱스 등의 다양한 자료구조를 간결하게 표현하는 기본 도구이다. Rank/select 자료구조는 주어진 문자열에 어느 위치까지 나타난 문자 개수를 세는 연산을 처리한다. 효율적인 rank/select 자료구조를 위해 이론적인 압축 방식들이 제안되었으나, 실제 구현에 있어 연산 시간 및 저장 공간의 효율을 보장할 수 없었다. 본 논문은 간단한 방법으로 이론적인 압축 크기를 보장하면서 연산 시간도 효율적인 rank/select 자료구조 구현 방법을 제시한다. 본 논문의 실험을 통해, 복잡한 인코딩 방법 없이도 이론적인 nH$_0$ + O(n) 비트 크기에 근접하면서 기존의 HSS 자료구조보다 빠른 rank/select 연산을 지원하는 구현 방법임을 보인다.

필터 뱅크를 사용한 저전력 short-length running convolution 필터 설계 및 구현 (Design and Implementation of low-power short-length running convolution filter using filter banks)

  • 장영범
    • 한국산학기술학회논문지
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    • 제7권4호
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    • pp.625-634
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    • 2006
  • 이 논문에서는 FIR(Finite Impulse Response) 필터의 연산의 양을 줄이는 효율적인 직접방식의 고속 알고리즘을 제안하였다. 제안된 알고리즘은 임의의 다운샘플링 크기로 병렬화가 가능하며, 다운샘플링의 크기가 결정되면 쉽게 구조를 유도할 수 있다. 특히 제안된 알고리즘은 이론적인 샘플당 곱셈연산의 수를 감소시킴과 동시에 실제 구현에 있어서도 효과가 있음을 실험을 통하여 입증하였다. 이론적으로 연산의 양이 감소함을 보이기 위하여 부필터의 수와 샘플당 곱셈연산의 수를 기존의 고속 알고리즘과 비교하였으며, 실제적으로 구현의 효과를 입증하기 위하여 하드웨어 구현소자의 수와 Verilog-HDL (Hardware Description Language) 구현으로 기존의 방식들과 비교하여 제안된 구조가 효과적임을 보였다.

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저연산을 위한 수정된 3차 회선 스케일러 구현 (Implementation of a Modified Cubic Convolution Scaler for Low Computational Complexity)

  • 전영현;윤종호;박진성;최명렬
    • 한국멀티미디어학회논문지
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    • 제10권7호
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    • pp.838-845
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    • 2007
  • 본 논문에서는 디지털 영상을 확대하거나 축소하기 위한 수정된 3차 회선(Cubic Convolution) 스케일러를 제안하였다. 제안된 기법은 기존의 3차 회선 기법보다 적은 연산량을 가진다. 연산량을 감소시키기 위해 인접 화소의 차이값을 이용한 보간 기법을 선택하였고, 기존 3차 회선 기법의 3차 함수를 선형 함수로 변경하였다. 제안된 기법의 가중치를 계산하기 위해 덧셈기와 베럴 쉬프트(Barrel Shift)를 사용하였다. 제안된 기법은 기존의 기법과 연산량 그리고 화질에 대하여 비교하였다. 제안된 기법은 HDL로 설계 및 검증을 하였고, Xilinx Virtex FPGA을 사용하여 합성하였다.

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프레임 보간을 위한 프레임 차이 기한의 적응형 확장 블록 움직임 추정 (A Motion Estimation Using Adaptively Expanded Block based on Frame Difference for Frame Interpolation)

  • 곽통일;조화현;윤종호;황보현;최명렬
    • 한국통신학회논문지
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    • 제33권8C호
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    • pp.598-604
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    • 2008
  • 본 논문에서는 프레임 보간을 수행하여 영상 끌림 현상(motion blur)을 줄이기 위해 적용되는 프레임 차이 기반의 적응형 확장 블록을 이용한 움직임 추정을 제안한다. 제안된 방법은 상관도 높은 주변 블록의 픽셀 정보를 이용하여 움직임 추정을 수행하기 때문에 정확한 움직임 벡터를 추출할 수 있고, 프레임 차이를 이용하여 연산할 블록과 연산하지 않을 블록을 구분함으로써 연산량을 줄일 수 있다. 제안된 방법은 시뮬레이션 결과를 통하여 기존외 방법들보다 적은 연산량으로 정확한 움직임 벡터를 찾는 것을 확인하였다.

온도 인지 마이크로프로세서에서 연산 이관을 위한 유닛 선택 기법 (Active Unit Selection Method for Computation Migration in Temperature-Aware Microprocessors)

  • 이병석;김철홍;이정아
    • 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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    • 제16권2호
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    • pp.212-216
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    • 2010
  • 마이크로프로세서의 온도 관리를 위해 사용되는 대표적인 기술인 동적 온도 관리 기법이 적용되면 임계온도 이상의 발열 발생시 온도를 제어하기 위해 성능이 저하되는 단점이 있다. 따라서 마이크로프로세서의 발열 온도를 낮추면 동적 온도 관리 기법을 통해 온도를 제어하는 시간이 줄어들면서 성능 저하를 최소화 시킬 수 있다. 본 논문에서는 유닛의 발열 제어를 위해 사용되는 연산 이관시 유닛을 선택하는 기준에 대한 다양한 기법들을 모의 실험을 통하여 비교 분석함으로써 유닛의 발열 현상으로 인한 마이크로프로세서의 성능 저하를 최소화시킬 수 있는 방안을 도출하고자 한다. 모의 실험 결과, 동적 연산 이관 기법에서 임계 온도와 유닛 온도 사이의 차이를 기준으로 동작할 유닛을 선택하는 기법이 발열에 가장 효과적으로 대응하여 성능이 우수하다는 것을 확인할 수 있다.

고성능/저전력 3D 기하 연산을 위한 오프라인 CORDIC 벡터회전 알고리즘 (Off-line CORDIC Vector Rotation Algorithm for High-Performance and Low-Power 3D Geometry Operations)

  • 김은옥;이정근;이정아
    • 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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    • 제14권8호
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    • pp.763-767
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    • 2008
  • 본 논문에서는 모바일 환경에서의 3D 그래픽 처리에 효과적인 고성능/저전력의 CORDIC 구조를 구성하기 위하여 각도 기반 검색(ABS)과 스케일링 효과를 고려한 검색(SCS)과 같은 두 가지 오프라인 벡터링 방법을 제안하고 이를 통해 연산의 반복횟수를 줄이는 알고리즘을 개발한다. ABS 알고리즘은 3차원 벡터를 두 각으로 표현하고 이를 검색의 기준으로 삼았고, SCS 알고리즘은 단위 벡터를 기준으로 하여 벡터 회전 시에 최소의 반복 연산만으로도 원하는 회전을 수행할 수 있는 최적의 기본각 회전 시퀀스를 오프라인으로 미리 검색하여 적용한다 본 논문에서 제안하는 ABS, SCS 알고리즘을 통해 지연을 각각 50% 감소시킬 수 있었으며, 이와 함께 voltage scaling 기술을 적용하여 전력 소모를 크게 감소시킬 수 있음을 논의한다.