• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.275-277
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• 2003

본 논문에서는 GF(2$^{m}$ )상에서 비트 직렬 Linear Feedback Shift Register (LFSR) 구조와 비트 병렬 셀룰라 오토마타(Cellular Automata, CA)구조를 혼합한 새로운 하이브리드(Hybrid) 형식의 A$B^2$곱셈기를 제안한다. 본 논문에서 제안한 곱셈기는 제곱연산을 위해 구조적으로 가장 간단한 비트 직렬 구조를 이용하고, 곱셈연산을 위해 시간 지연이 적은 비트 병렬 구조를 이용한다. 제안된 구조는 LFSR의 구조적인 특징과 Periodic Boundary CA (PBCA)의 특성, 그리고 All One Polynomial (AOP)의 특성을 조화시킴으로써 기존의 구조에 비하여 정규성을 높이고 지연 시간을 줄일 수 있는 구조이다. 제안된 곱셈기는 공개키 암호화의 핵심이 되는 지수기의 구현을 위한 효율적인 기본구조로 사용될 것으로 기대된다.

• The Transactions of the Korea Information Processing Society
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• v.4 no.10
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• pp.2571-2580
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• 1997

In this paper, we deal with the resource constrain scheduling to execute behavior algorithm under resource limit. Expecially, we proposed a scheduling algorithm, called delayed scheduling, which finds the lower bound control step to assign operation under resource limit. We take in account the actual scheduling problems including multicycle operation and functional pipelining. Integer Linear Programing formulations are used to the scheduling problems in order to get optimal scheduling result. Experiment was done on the DFG model of fifth-order digital wave filter, to show it's effectiveness.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10a
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• pp.287-289
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• 1998

실시간 스케줄러는 대역폭, 필요 버퍼량 등과 같은 네트워크 자원을 효율적으로 이용하면서 한정된 통신지연(bounded delay)을 제공해야 한다. 최근 이러한 제한 조건을 만족시키기 위해서 많은 스케줄링 방법론이 제시되었다. 그중EDF 스케줄링 방법론이 최적의 성능을 갖는 것으로 알려져있다. 그러나 EDF스케줄링 방법론은 "sort"나 "search"와 같은 연산작업을 수행함으로서, 과다한 오버헤드를 발생시킨다. Rotating Priority Queues(RPQ) 스케줄러는 EDF 연산 작업 없이 EDF스케줄러에 근접한 성능을 갖는 스케줄러이다. 그러나 RPQ스케줄러는 과다한 버퍼량을 필요로 한다. 본 논문에서는 이러한 문제저？ㄹ 해결하기위해서 Multiple Rotating Priority Queues(MRPQ)스케줄러를 제시한다. MRPQ스케줄러는"blick queue"라는 새로운 개념을 이용하여 회전 우선 순위 queue를 다중 계츨으로 구성한다. 이렇게 구성된 MRPQ 스케줄러는 RPQ스케줄러에서 필요한 버퍼량의 반정도의 버퍼량만을 사용하여 RPQ스케줄러와 동일한 동작을 수행한다. 또한 MRPQ스케줄러는 RPQ스케줄러와 동일한 최대 지연시간을 제공한다.러는 RPQ스케줄러와 동일한 최대 지연시간을 제공한다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10b
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• pp.407-409
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• 1999

블록의 DCT계수를 이용하여 동영상 움직임 탐색(motion estimation)에서 탐색점 수를 결정하는 선택적 탐색 기법을 제안한다. DCT(Discrete Cosine Transform)에서 탐색점 수를 결정하는 선택적 탐색 기법을 제안한다. DCT(Discrete Cosine Transform) 연산과 블록정합 기법인 3단게 탐색기법을 기반으로 한다. DCT 연산 결과인 블록의 주파수성분에 가중치테이블을 적용하여 고주파성분을 많이 가진 블록일수록 탐색점의 수를 증가시켜 국부극소에 빠질 확률을 줄여 화질을 개선한다. MP@ML 영상테이터에 대해 제안된 기법을 사용하여 시뮬레이션하였다. 제안하는 기법은 3단계 탐색기법에 비하여 연산량은 증가하나, 연산량 증가에 비하여 좋은 화질을 제공한다.

• Proceedings of the Korean Information Science Society Conference
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• 2012.06a
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• pp.176-178
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• 2012

낸드 플래시 메모리는 FTL의 페이지 re-mapping 동작으로 인하여 특정 페이지가 무효화되었음에도 불구하고 물리적으로 소거되지 않은 상태로 낸드 플래시 공간을 점유하는 문제가 발생할 수 있다. 플래시 저장장치의 제어기는 플래시 기반 저장장치의 지속적인 쓰기 성능 유지와 저장 용량 확보를 위해 무효 페이지를 물리적으로 제거하고 유효 페이지를 수집하는 가비지 컬렉션 연산을 수행한다. 따라서 다수의 블록을 대상으로 가비지 컬렉션 연산을 수행할 경우, 많은 페이지 복사와 블록 삭제 연산들로 인한 저장장치 지연현상이 발생할 수 있다. 본 논문에서는 낸드 플래시 저장장치에 적용 가능한 효과적인 가비지 컬렉션 메커니즘을 제안한다. 선점방식 가비지 컬렉션 기법은 블록 맵의 데이터 구조를 간단히 수정하여, 단일 블록을 대상으로 가비지 컬렉션을 수행한다. 이 기법의 유효성은 페이지 복사와 블록 삭제 연산을 세부 단위로 분할하여 처리가 가능하므로 가비지 컬렉션이 수행되는 도중에 요청되는 호스트의 요청에 기민하게 응답가능하다는 것이다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.30-32
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• 1999

본 논문에서는 자원제약을 목적함수로 하여 파이프라인 실행이 가능하게 하는 데이터패스 합성을 위해 개발되어진 스케쥴링 알고리즘들의 실행시간과 실행결과를 도표를 기준으로 정렬한다. 평가의 대상이 되는 알고리즘들은 스케쥴을 위해 제안되는 함수의 계산시점, 함수의 역할과 적용방법에 의해 구분되어지는 논문 [1],[2],[3]에 대하여 수행되어지며, 충돌을 발생시키는 파티션 내에 위치하는 모빌리티를 가지는 각각의 연산에 대해 다음 파티션으로의 지연시 충돌수 변이와 각 연산의 모빌리티를 요소로 계산되는 우선 순위 함수를 정의하여 스케쥴 순열을 정렬하는 결정하는 논문[1]과 자원 할당 가능성 판단함수를 제안하고 이를 기준으로 배정가능 범위를 축소해 나가며 연산을 스케쥴하는 논문[2]와, 논문[2]의 자원할당 가능성 판단시 부과되는 시간감소를 위해 현재의 스케쥴 상황 값들을 정량화 하여 연산이 선택되도록하여 결과적 실행 시간을 감소시키는 논문[3]에 대하여 벤치마크 성능평가와 알고리즘 실행시간 결과 비교를 수행하고 향후 연구 진행 방향을 제시한다.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.10 no.1
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• pp.89-97
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• 2000

공개키 암호 시스템 중에서 가장 널리 사용되는 RSA 암호 시스템은 키의 분배와 권리가 용이하고, 디지털 서명이 가능한 장점이 있으나, 암호화와 복호화 과정에서 512 비트 이상의 큰 수에 대한 멱승과 모듈라 감소 연산이 요구되기 때문에 처리 속도의 지연이 큰 문제가 되므로 모듈라 멱승 연산의 고속 처리가 필수적이다. 따라서 본 논문에서는 몫을 추정하여 중간 곱의 크기를 제한하는 interleaved 모듈라 곱셈 기법을 이용하여 모듈라 멱승 연산을 수행하는 고속 RSA 암호 칩을 VHDL을 이용하여 모델링하고 Faraday FG7000A 라이브러리를 이용하여 합성하고 타이밍 검증하여 단일 칩 IC로 구현하였다. 구현된 암호 칩은 75,000 게이트 수준으로 합성되었으며, 동작 주파수는 50MHz이고 1회의 RSA 연산을 수행하는데 소요되는 전체 클럭 사이클은 0.25M이며 512비트 당 처리 속도는 102.4Kbit/s였다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.661-663
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• 2002

현대의 Deep-Submicron Technology(DSM)에선 배선에 관련된 문제, 예를 들어 crosstalk이나 노이즈 등이 큰 문제가 된다. 그리하여, 배선은 논리 구성요소들보다 더욱 중요한 위치를 차지하게 되었다. 우리는 이러한 배선을 고려하여 연산식을 최적화하기 위해 carry-save-adder(CSA)를 이용한 모듈 함성 알고리즘을 제시한다. 즉, 상위 단계에서 생성 된 규칙적인 배선 토폴로지를 유지하며 CSA간의 배선을 좀더 향상시키는 최적의 알고리즘을 제안한다. 우리는 우리의 이러한 방법으로 생성된 지연시간이 [1]에 가깝거나 거의 근접하는 것을 많은 testcase에서 보이며(배선을 포함하지 않은 상태에서), 그리고 그와 동시에 최종 배선의 길이가 짧고 규칙적인 구조를 갖는것을 보인다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10c
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• pp.616-618
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• 2004

기존의 멀티캐스트는 하나의 그룹 주소를 갖고 그 주소를 통해 여러 멤버 노드로의 데이터 송수신을 지원한다. 하지만 서로 연관된 많은 멀티캐스트 그룹이 존재 시 송신자의 각 그룹 관리가 힘들어지고, 노드의 잦은 멀티캐스트 그룹간 참가 및 탈퇴로 인해 지연시간이 생긴다. 또한 멀티캐스트 라우팅 테이블 유지에 많은 자원을 사용한다. 이에 서로 연관된 멀티캐스트 그룹간 불리언 연산을 통해 더 유연성 있는 운용을 가능하게 하는 기법을 제시하고 그에 따른 문제점과 해결방안을 살펴본다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.11a
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• pp.401-402
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• 2009

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 compressor 구조를 제안한다. 제안한 회로는 최적화된 XORXNOR와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 12개 감소하였으며, 지연시간이 32.2% 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.