• Journal of KIISE:Computer Systems and Theory
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• v.36 no.5
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• pp.422-428
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• 2009

NAND flash memory is widely used in embedded systems because of many attractive features, such as small size, light weight, low power consumption and fast access speed. However, it requires garbage collection, which includes erase operations. Erase operation is slower than other operations. Further, a block has a limited erase lifetime (typically 100,000) after which a block becomes unusable. The proposed garbage collection policy focuses on minimizing the total number of erase operations, the deviation value of each block and the garbage collection time. NAND flash memory consists of pages of three types, such as valid pages, invalid pages and free pages. In order to achieve above goals, we use a page ratio to decide when to do garbage collection and to select the target victimblock. Additionally, we implement allocating method and group management method. Simulation results show that the proposed policy performs better than Greedy or CAT with the maximum rate 85% of reduction in the deviation value of the erase operations and 6% reduction in garbage collection time.

• Proceedings of the Korea Information Processing Society Conference
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• 2015.04a
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• pp.114-117
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• 2015

이 논문에서는 소수 추출 방법인 Sieve of Eratosthenes 알고리즘을 병렬화하되 실행시간과 에너지 소모 면에서 개선된 효과를 얻고자 한다. 멀티코어 프로세서의 공유 메모리를 효율적으로 활용하도록 하이브리드 병렬 프로그래밍 모델을 적용하고, 부하 균등화를 정교하게 조절하도록 파이프라인 작업 방식을 도입하였다. 실험결과 이전 방식보다 연산속도가 향상되었고, 에너지 사용량도 감소함을 확인하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2000.10a
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• pp.499-503
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• 2000

The use of Multiple-Valued FFT(Fast fourier Transform) is extended from binary to multiple-valued logic(MVL) circuits. A multiple-valued FFT circuit can be implemented using current-mode CMOS techniques, reducing the transitor, wires count between devices to half compared to that of a binary implementation. For adder processing in FFT, We give the number representation using such redundant digit sets are called redundant positive-digit number representation and a Redundant set uses the carry-propagation-free addition method. As the designed Multiple-valued FFT internally using PD(positive digit) adder with the digit set 0,1,2,3 has attractive features on speed, regularity of the structure and reduced complexities of active elements and interconnections. for the mutiplier processing, we give Multiple-valued LUT(Look up table)to facilitate simple mathmatical operations on the stored digits. Finally, Multiple-valued 8point FFT operation is used as an example in this paper to illuatrates how a multiple-valued FFT can be beneficial.

• The Transactions of the Korea Information Processing Society
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• v.2 no.6
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• pp.969-973
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• 1995

In this paper, a new parallel Multiplier array is proposed to reduce the multiplication time by modifying CAS(carry select adder) cell structure used in the conventional parallel multiplier array. It is named MCSA(modified CSA) that assignes the addend and augend to the inputs of CSA faster than Ci(carry input). Also the designed DCSA (doubled inverted input CSA) is appended after the last product term for the carry propagation adder. The proposed scheme is designed with MCSA and DCSA, and simulated. It is verified that the circuit size is increased about 13% compared with the conventional multiplier array with CSA cell but the operation time is reduced about 52%.

• Proceedings of the Korea Information Processing Society Conference
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• 2004.11a
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• pp.165-170
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• 2004

공간 데이터 웨어하우스에서 구축기는 의사절정을 위한 기반 데이터의 구축을 담당한다. 일반적으로 공간 데이터 웨어하우스의 데이터 적재는 잦은 갱신으로 인한 서버의 부하를 줄이기 위하여 구축기에 적재할 데이터를 임시 저장하고 일정주기마다 적재하는 방법을 이용한다. 이때 구축기의 정보는 차원테이블에 대한 갱신정보와 사실 테이블의 일부 갱신정보만을 유지하므로 여러 차원 테이블로 구성된 사실 테이블의 갱신은 공간 데이터 웨어하우스 서버에서 수행해야 한다. 사실 테이블의 갱신연산은 연관된 차원 테이블들에 의해 처리되므로 높은 처리 비용이 필요하다. 따라서 사실테이블의 처리로 인해 적재시간이 증가하며, 이는 사용자의 의사결정 응답시간을 증가시킨다. 본 논문에서는 공간 데이터 웨어하우스의 구축기에서 사실테이블의 사전 계산 기법을 제안한다. 이 기법은 차원 테이블 및 사실 테이블에 대한 메타정보와 추가적으로 기록되어야할 데이터 정보를 구축기에 유지한다. 구축기는 이 정보를 이용하여 삽입 연산시 사실 테이블에 적재할 갱신 정보를 사전에 계산하고, 이를 적재주기에 함께 적재한다. 따라서 사실 테이블의 신을 데이터 적재 이전에 구축기에서 계산하므로 공간 데이터 웨어하우스 서버에서 발생하는 높은 처리 비용을 감소시킬 수 있다. 공간 데이터 웨어하우스 사용자의 의사결정 응답시간을 감소시킨다.

• Proceedings of the Korea Multimedia Society Conference
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• 2002.11b
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• pp.254-258
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• 2002

멀티미디어의 내용 기반 검색을 위한 표준인 MPEG-7은 컨텐츠의 비주얼 내용 정보를 표현하기 위해 Part3에서 비주얼 기술자를 정의하고 있다. MPEG-7 비주얼 컬러 기술자에 의해 정의된 컨텐츠의 컬러 정보를 추출하기 위해서는 주파수 영역 정보를 공간 영역 정보로 변환해야 한다. 이때 변환 과정에서 수행되는 IDCT(Inverse DCT)의 연산 속도는 특징 추출 시간을 증가시키는 원인이 된다. 본 논문에서는 IDCT의 연산 시간을 최소화하는 방법으로 DCT 계수 영역에서 컬러 특징 정보를 빠르게 추출하는 방법에 대해 제안하였다. 제안한 방법에 대해 MPEG-7 실험 모듈과 공인 데이터 베이스를 이용하여 실험을 수행하였고 실험 결과, 검색 율이 평균 5% 감소한 반면 추출 시간은 평균 80% 향상되었다.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10a
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• pp.44-47
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• 1998

나눗셈 알고리즘은 다른 덧셈이나 곱셈 알고리즘과 비교하여 복잡하고, 수행빈도수 적다는 이류로 그 동안 고속 나눗셈의 하드웨어 연구는 활발하지 않았다. 그러나 멀티미디어의 발전으로 고속 나눗셈의 필요성 및 전체적인 수행 시간 향상을 위해 고속 나눗셈 연산기의 중요성은 더욱 부각되고 있다. 그러나 칩의 크기는 제작 단가와 깊은 관련이 있기 때문에 고속 나눗셈 연산기를 칩으로 제작할 때 요구되는 성능과 비용을 만족하기 위한 적절한 분석이 필요하다. 본 논문은 자릿수 순환(Digt Recurrence) 알고리즘에서 속도가 빠른 높은 자릿수 이용(Very-High Radix) 알고리즘을 기반으로 최적화된 자릿수 (Radix) 범위를 제시하였다. 그리고 변환요소 (Scaling Factor)를 전처리(Pre-processing)하여 연산의 주기를 감소하고, 크기의 문제를 해결하기 위해서 상수표 대신 제어(Control)방법으로 값을 구하는 방법을 설계하였다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2005.04a
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• pp.437-440
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• 2005

본 논문에서는 고속의 적웅 지각 필터에서 잡음 과추정으로 인해서 발생하는 불필요한 반복 계산 및 결과 신호의 SNR 성능 저하를 개선시키는 방법을 제안한다. 적응 지각 필터를 고속연산이 가능하도록 개선하는 과정에서 시간적인 측면에서는 많은 성능의 개선이 있었지만 음질 개선 과정에서 과추정된 잡음의 적용에 의한 성능 저하가 발생하였다. 제안하는 시스템에서는 적웅 지각 필터의 임계값을 조정하고, 임계값이외에 발생하는 잡음 과추정에 대해서 실험적으로 필터 반복 연산량 제한을 통해 향상된 결과를 얻었다. 이 시스템에서 필터 반복 연산량은 입력 구간의 신호에 따라 적응적으로 제한된다. 제안된 알고리즘의 개선 확인을 위해서 감소된 반복 연산량과 SNR 개선량을 측정하여 기존의 방법과 비교하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• fall
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• pp.152-153
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• 2021

고성능 딥러닝 모델은 학습과 추론 과정에서 고비용의 전산 자원과 많은 연산량을 필요로 하여 이에 따른 개발 환경과 많은 학습 시간을 필요로 하여 개발 지연과 한계가 발생한다. 따라서 HW 또는 SW 개선을 통해 파라미터 수, 학습 시간, 추론시간, 요구 메모리를 줄이는 연구가 지속 되어 왔다. 본 논문은 EfficientNet에서 사용된 Linear Bottleneck을 변경하여 정확도는 소폭 감소 하지만 기존 모델의 파라미터를 55%로 줄이는 경량화 모델을 제안한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2017.10a
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• pp.159-161
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• 2017

In this paper, we propose an adaptive search range allocation algorithm for high-performance HEVC encoder and a hardware architecture suitable for the proposed algorithm. In order to improve the prediction performance, the existing motion vector is configured with the motion vectors of the neighboring blocks as prediction vector candidates, and a search range of a predetermined size is allocated using one motion vector having a minimum difference from the current motion vector. The proposed algorithm reduces the computation time by reducing the size of the search range by assigning the size of the search range to the rectangle and octagon type according to the structure of the motion vectors for the surrounding four blocks. Moreover, by using all four motion vectors, it is possible to predict more precisely. By realizing it in a form suitable for hardware, hardware area and computation time are effectively reduced.