• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2014년도 제49차 동계학술대회논문집 22권1호
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• pp.273-274
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• 2014

4-2 압축기는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 압축기의 구조를 제안한다. 제안한 구조는 최적화된 XOR-XNOR와 MUX로 구성된다 이 구조는 기존의 구조에 비해 신호 전달시간이 감소하여 고속 연산이 가능한 장점을 갖는다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 봄 학술발표논문집 Vol.29 No.1 (B)
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• pp.430-432
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• 2002

상태 기반 정형 기법이 가진 문제점 중 하나인 상태 폭발 문제를 해결하기 위해, 본 논문에서는 명세 모델과 실행 모델을 정의하고 각 모델에 적용되는 추상화를 정의한다. 명세 모델은 구문을 바탕으로만 추상화로 비논리 내부연산 추상화와 구조 추상화를, 실행 모델은 시간, 자료, 위치가 가진 의미를 통해 추상화하는 시간, 자료, 위치 공간 추상화를 수행한다. 예제에 추상화를 적용하여 상태 감소와, 계층성 생성, 복잡도 감소의 과정을 보인다.

• 한국정보처리학회논문지
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• 제2권1호
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• pp.75-80
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• 1995

이 논문에서는 데이타 통신에서 발생되는 오류를 정정하기 위해 많이 사용되고 있는 RS 부호의 3항 기약다항식에서 새로운 Trace연산 알고리즘에 대해 고찰한다. 이 방법은 기존의 방법에 비해 Trace을 간단한 연산으로 구할 수 있다. 이 새로운 알고리 즘은 복잡한 연산을 피함으로써 연산시간을 줄일 수 있고, 복호화 과정을 간략히 할 수 있어서, 같은 정도의 데이터 신뢰도를 얻는데 효과되는 노력을 감소시킬 수 있다. 새로운 Trace 연산 알고리즘과 기존의 Trace 정의에 따른 방법은 SUN SPARC2 workstation상에서 C-언어로 구현한 결과를 비교, 분석하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 춘계학술발표대회
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• pp.1697-1700
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• 2005

파일에 대한 분할과 재결합은 네트워크를 통한 대용량 파일 전송 시에 자주 사용되는 연산이다. 위 연산들은 현재 유저 레벨의 어플리케이션에 의해 제공되고 있어 동일한 데이터를 외부 장치내에서 복사하는 불필요한 동작을 수행한다. 이러한 단점을 제거하기 위해 커널 레벨의 파일 시스템에 I-node 간의 디스크 블록 재배치를 수행하는 연산을 설계하였다. 그리고 새로운 분할과 재결합 연산을 구현한 파일 시스템 시뮬레이터로 실험을 수행하여 성능을 평가하였다. 결과적으로, 64Mbytes 크기의 파일에 대해 분할 연산은 399 배, 재결합 연산은 682 배의 수행 시간 감소를 보여주었다.

• 한국의학물리학회지:의학물리
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• 제14권4호
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• pp.240-248
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• 2003

몬테칼로 계산은 다른 어떤 알고리즘보다 정확한 선량 계산 결과를 주지만 계산 시간이 오래 걸리는 단점이 있다. 본 연구에서는 Varian 600 C/D 선형가속기로부터지 6 MV 광자선에 대해 몬테칼로 계산을 사용하여 얻은 선량 분포가 측정에 의해 얻은 선량 분포와 2％ 이내에서 서로 잘 일치하도록 하며 분산 감소 기법을 사용하여 계산 시간 단축 정도를 평가하였다. 그리고 연산 능력을 높여 계산 시간 단축 정도를 평가하여 분산 감소 기법을 사용한 경우와 연산 능력을 높인 경우 간에 계산 시간 단축 정도를 비교하였다. 몬테칼로 계산 코드로는 빔 모사를 위해 BEAMnrc 코드, 선량 계산을 위해 DOSXYZnrc 코트를 각각 사용하였는데 분산 감소 기법은 이 코드들에서 지원하는 방법들을 사용하였고 연산 능력을 높이는 방법으로는 컴퓨터 클러스터를 이용한 병렬 처리를 사용하였다. 비교 결과, 분산 감소 기법을 사용하여 계산 시간을 최대 1/25 이상 단축시킬 수 있었고 9대의 컴퓨터를 이용한 병렬 처리 결과 계산 시간을 1/9로 단축시킬 수 있었다. 계산 곁과의 정확성을 만족할 만한 수준으로 유지할 수 있다면 분산감소 기법을 포함한 간략화된 물리의 적용은 현 시점에서 몬테칼로 선량 계산 시간을 획기적으로 단축시킬 대안이 될 수 있다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 2004년도 추계학술발표대회논문집 제23권 2호
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• pp.119-122
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• 2004

G.723.1은 저 전송률 환경에서 고 음질을 제공하여 주고 있으나 CELP형 부호화기가 갖는 합성에 의한 분석(Analysis by Synthesis)방식의 구조로 인해 많은 처리 시간과 계산량을 요구하게 된다. 본 논문에서는 G.723.1에 대해 NAMDF함수를 적용하여 델타 피치 검색과정의 계산량을 줄여 부호화기의 전체 계산량을 감소시키는 방법을 제안하였다. 기존의 피치 검출 알고리즘에서 피치 검출을 위해 사용하고 있는 자기상관함수는 곱셈 연산에서 발생하는 bit의 dynamic range가 커서 나눗셈 연산에서도 과도한 연산량을 필요로 한다. 따라서, 이러한 계산량의 감소를 위해 기존의 자기상관함수 대신 계산량을 감소하기 위하여 NAMDF 방법을 적용하였고 추가된 skipping 기법을 사용하였다. 계산량 감소율 측면에서는 약 $64\%$의 감소율을 보였고 기존의 방법과 제안한 방법간의 피치 pitch contour은 원음성의 피치 contour와 유사하였고, 음질 평가에서도 기존의 G.723.1 부호화기 합성음과 유사한 길과를 얻을 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.875-878
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• 2015

본 논문에서는 고성능 HEVC 부호기 화면내 예측기의 적은 연산 시간 및 연산 복잡도, 하드웨어 면적 감소를 위한 하드웨어 구조를 제안한다. 제안하는 화면내 예측기의 하드웨어 구조는 연산 복잡도를 감소시키기 위해 공통 연산기를 사용하였고, 저면적 하드웨어 구조를 위해 $4{\times}4$ 블록 단위 연산기를 사용하였다. 공통 연산기는 모든 예측모드의 예측픽셀 생성과 필터링 과정을 하나의 연산기로 처리하기 때문에 연산기의 개수를 감소시킨다. 화면내 예측 하드웨어 구조는 $4{\times}4$ PU 공통 연산기를 사용하여 하드웨어 면적은 감소 시켰으며, $32{\times}32$ PU까지 지원하는 하드웨어 구조로 설계하였다. 제안하는 하드웨어 구조는 10개의 공통 연산기를 사용하여 병렬처리함으로써 화면내 예측의 수행 사이클 수를 감소시킨다. 제안하는 화면내 예측기의 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 41.5k개의 게이트로 구현되었다. 제안하는 화면내 예측기 하드웨어 구조는 150MHz의 동작주파수에서 4K UHD@30fps 영상의 실시간 처리가 가능하며, 최대 200MHz까지 동작 가능하다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 봄 학술발표논문집 Vol.27 No.1 (B)
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• pp.131-133
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• 2000

이 논문에서는 다차원 색인 구조에서 질의를 지연시키는 주된 요인인 노드 분할연산과 MBR(Minimun Bounding Regions)변경 연산에 대해 효율적으로 대처하는 동시성 제어 기법을 제안한다. 분할 시 탐색이 지연되는 시간을 최소화 하기 위해 대부분의 과정에서 질의와 호환되는 공유 래치를 획득한 후 수행하고 분할이 발생된 노드에 엔트리들이 복사되는 동안만 배타 래치를 획득하는 방법을 사용한다. MBR 변경 연산의 동시성을 높이기 위해 부분적인 잠금 결합을 사용한다. 즉, MBR 변경 연산중 주로 발생되는 MBR이 증가되는 삽입연산은 잠금 결합을 수행하지 않고, 감소되는 삭제 연산만 잠금 결합을 수행한다. 또한 성능 평가를 통하여 제안된 동시성 제어 기법이 GiST의 동시성 제어 알고리즘에 비해 처리율 관점에서 성능이 우수함을 보인다.

• 한국통신학회논문지
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• 제25권5B호
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• pp.966-973
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• 2000

본 논문에서는 회로크기와 계산시간에서 효율적인 Reed-Solomon(RS) 복호기의 새로운 구조를 제안한다. 제안한 구조는 다음과 같이 두 가지 특징을 가진다. 첫째, 두 개의 유클리드 셀을 순환구조로 하였으며, 이는 유클리드 블록을 완전 파이프라인으로 설계하는 경우에 비해 회로의 크기가 1/8정도로 감소되었다. 둘째, 2개의 순환구조 유클리드 블록은 기준주파수의 2배로 동작할 수 있어 연산시간이 감소되었다. 본 논문에서는 C언어와 Matlab을 이용하역 각각의 알고리즘을 검증하고, VHDL로 설계하여 FPGA로 동작을 검증한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.331-334
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• 2017

최근 3D 측정을 위해서 Fringe pattern을 이용하는 방법이 많이 사용되고 있다. 이는 측정할 물체에 pattern을 뿌려 얻은 위상 값을 이용하여 측정하는 방법이다. 이를 위해선 위상 값을 계산하고 높이를 계산하는 등의 많은 연산을 요구 한다. 많은 연산량에 따라 시간이 많이 걸리고 있으며, 본 논문에서는 이 시간을 감소시키기 위해서 엔비디아의 CUDA를 이용한 방법을 제시한다. 또 위상 값과 높이를 계산하는 방법을 소개하고 CPU 버전과 CUDA 버전 사이의 비교를 통해 정확한 시간 차이를 보인다. 이 방법을 이용하면 같은 연산을 더 짧은 시간 내에 처리할 수 있어 같은 시간에 많은 부품을 검사할 수 있기 때문에 매우 효과적이라 할 수 있다.