• 정보처리학회논문지D
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• 제9D권4호
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• pp.531-542
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• 2002

지금까지 대부분의 메타데이터들은 응용 분야에 제한된 부분만을 주로 취급하였다. 그러나 동일한 비디오 데이터를 표현하기 위해서는 동일한 형태의 메타데이터가 필요하고, 이때 비디오 데이터베이스에서 동일한 비디오 데이터에 대하여 서로 다른 여러 개의 메타데이터를 지원해야 하는 문제가 발생한다. 이 논문에서는 이러한 문제를 해결하기 위하여 더블린 코어 모델을 확장하였다. 제안된 비디오데이터 표현에서는 더블린 코아 모델을 확장한 메타데이터가 비디오 데이터의 구조, 내용 및 조작에 관한 정보를 관리하도록 하였다. 제안된 메타 데이터는 시스템 관리 부분과 사용자 정의 부분을 분리함으로써 응용 분야에 독립적인 모델구축이 가능하다. 13개의 시간 관계 연산은 더미 샷의 시간 변환 관계를 사용하여 6개로 감소시켰다. 이 감소된 6개의 연산은 역관계를 배제시켜 표현의 일관성을 유지시키고, n-ary시간 관계의 샷들을 이진관계로 변환시킨다. 그리고 실제 응용 분야에 적용하고 실험하여 확장된 더블린 코어 모델이 응용 분야에 동일한 구조로 메타데이터를 표현하고 동일한 방법으로 검색할 수 있음을 증명하였다.

• 한국정보통신학회논문지
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• 제24권6호
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• pp.714-721
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• 2020

DNN은 로봇 및 자율주행차 등의 임베디드 시스템에서 활용 분야가 넓어지고 있다. 최근 높은 인식 정확도를 위하여 연산 복잡도가 크게 증가되고 비주기적으로 다수의 DNN을 사용하는 형태가 증가되고 있다. 따라서 임베디드 환경에서 다수의 DNN을 처리할 수 있는 능력은 중요한 이슈가 되었다. 이에 따라 멀티코어 기반 플랫폼들이 출시되고 있다. 하지만 대부분의 DNN 모델들은 배치 프로세스로 운용되어, 여러 DNN이 함께 멀티코어에서 운용될 때 어떻게 코어에 할당되느냐에 따라 각 DNN 간 수행시간 편차가 클 수 있고 시스템 전체적인 DNN 수행 시간이 길어질 수 있다. 본 논문에서는 각 DNN들을 배치 형태가 아닌 레이어별로 재구성한 후 글로벌 큐를 통하여 멀티코어에 분산시킬 수 있는 프레임워크를 제공하여 이러한 문제를 해결한다. 실험 결과 전체 DNN 수행 시간은 31% 감소하였고 다수의 동일 DNN을 운용 시 그 수행시간 편차는 최대 95.1% 감소하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2014년도 추계학술대회
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• pp.218-221
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• 2014

기존의 지역기반 스테레오 정합 방법은 정합에 사용하는 정합창 크기에 따라 다양한 결과를 갖게 된다. 특히 사용하는 정합창의 크기가 커질수록 영상의 잡음에 강인하지만 객체의 경계부분이 모호해지는 단점을 갖고 있다. 본 논문은 고정된 크기의 정합창을 사용하는 지역기반 스테레오 정합 방법과 다른 방법을 제안한다. 제안한 방법은 영상의 경계를 검출하는 알고리즘을 이용하여 경계부분에는 작은 크기의 정합창을 사용한 변이값을 적용하고 경계가 없는 부분은 큰 크기의 정합창을 사용하여 얻은 변이값을 적용하도록 하였다. 경계를 검출하는 과정에서 본 논문은 AND 연산을 사용하여 최대한 객체의 테두리만을 나타내는 경계값을 구하도록 하였다. 또한 두 가지 크기의 정합창을 이용함으로써 발생하는 복잡도 증가를 감소시키기 위해 기존의 SAD 연산 알고리즘을 수정하여 복잡도를 감소시켰다. 본 논문에서 사용한 정합창의 크기는 $5{\times}5$와 $15{\times}15$이며 실험결과 제안한 방법은 $15{\times}15$ 정합창을 사용한 결과와 비교하여 변이지도에서 객체의 경계부분은 더 잘 살리면서 수행시간을 줄여 효율적인 정합결과를 얻어냈다.

• 한국정보통신학회논문지
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• 제26권8호
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• pp.1142-1147
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• 2022

영상에 포함된 객체의 인식을 위해서는 영상에 대한 윤곽선 검출이 선행되어야 한다. 윤곽선 검출 연산이 하드웨어로 수행되면 그 수행 시간이 소프트웨어로 구현된 경우보다 비교할 수 없을 만큼 감소하게 된다. 윤곽선 검출을 위한 연산 중 하드웨어 구현에 적합한 연산은 소벨 연산이며, 소벨 연산을 효율적으로 FPGA로 구현하기 위한 많은 연구가 수행되었다. 본 논문에서는 소벨 연산을 FPGA로 구현하기 위한 기존의 구조를 개선하여, 약간의 추가적인 하드웨어 자원의 사용만으로 그 성능을 개선할 수 있는 회로 구조를 제안한다. 제안된 구조는 윤곽선 검출 대상 영상이 메모리에 저장되어 있는 경우에 적합하며 기존의 방법 대비 약 2배의 성능 향상을 이룰 수 있다.

• 한국통신학회논문지
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• 제31권6C호
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• pp.623-628
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• 2006

본 논문에서는 직교 주파수 분할 다중 (orthogonal frequency division multiplexing: OFDM) 방식의 무선 전송 시스템에서 시간 오차가 (timing error) 존재할 때 주파수 옵셋을 (frequency offset) 추정하는 기법에 대해 다루었다. 시간 오차가 존재하면, 주파수 옵셋 추정식의 상관값이 (correlation value) 감소하게 되어 추정 성능의 감소를 가져온다. 이를 해결하기 위하여, 동기 위상 범위와 문턱값 기반의 주파수 옵셋 추정 기법을 제안하였다. 더불어 이를 기반으로 한 시간 오차 추정기법을 제안하였다. 제안한 기법의 성능을 평가하기 위해서 모의실험을 수행하였고, 제안한 기법이 기존 기법보다 연산 복잡도가 낮으며 시간 오차에 강인함을 확인하였다. 제안한 시간 오차 추정기법은 주파수 옵셋 재 추정에 사용될 수 있으며, 신뢰성 있는 추정값을 제공함을 보였다.

• 대한전자공학회논문지SP
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• 제48권5호
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• pp.123-128
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• 2011

본 논문에서는 레이더의 탐지 알고리즘에 적용되는 CA-CFAR 알고리즘을 설계하였다. CFAR 알고리즘의 제곱평균 연산을 위해 근사화 기법을 사용하였으며, 고정 소수점을 이용하여 관련 연산을 처리하였다. 이러한 구조는 하드웨어 복잡도를 줄일 뿐 아니라 계산량을 감소시킬 수 있다. CFAR 연산은 슬라이딩 윈도우 기법을 기반으로 하는데, 이를 고속으로 처리하기 위해 동시 병렬 처리 가능한 다중 윈도우 방식도 제안하였다. 제안된 CA-CFAR 프로세서는 실제 FPGA를 통해 합성되어지고 구현되었다. 또한 FPGA 내에서 제공한 라이버러리를 이용한 제곱평균 연산 방법과 성능 비교를 하였다. 검증 결과 제안된 하드웨어 구조는 399MHz까지 동작가능하며, 전체 계산 시간은 약 70% 향상됨을 확인 할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.122-124
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• 2010

WPS(Wifi Positioning System)은 실세계에 산재해 있는 AP의 정보를 활용한 측위 기법이다. WPS에서 사용되는 측위 연산은 일반적으로 핑거 프린트 기법을 사용한다. 핑거 프린트 기법은 평균값을 활용한 측위 기법으로 측위 정확도의 문제와 수식 연산을 사용함으로써 발생하는 성능 저하의 문제가 있다. 본 논문에서는 이러한 기존의 핑거프린트 문제점을 해결하기 위한 MSS(Max Signal Strength) 기법을 설명하고 동일한 조건에서 연산시간 감소와 정확도 향상 방안을 제안한다. 이를 검증하기 위한 테스트 환경에 대하여 제시하며, 성능을 분석한다.

• 한국컴퓨터정보학회논문지
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• 제9권2호
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• pp.33-40
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• 2004

컴퓨터 성능과 정보통신 기술의 발달로 클라이언트/서버 환경이 보편화됨에 따라 서버는 제한된 대역폭의 절감과 빠른 응답시간, 그리고 확장성을 위해 클라이언트는 지역 캐쉬를 이용한다. 이때 서버와 클라이언트간에는 캐쉬된 데이타의 일관성 유지가 필요하며 이에 따라 많은 기법이 제안되고 있다. 이 논문은 기존의 갱신 빈도 캐쉬 일관성 기법을 개선한 것이다. 기존의 일관성 기법은 선언을 동기적으로 하여 응답시간이 늦거나 정확성 검사를 지연시켜 철회 단계가 증가하는 단점이 있다. 본 논문에서 제안된 기법은 이러한 문제점을 해결하기 위해 페이지 요청 또는 완료 시 갱신 연산이 일어난 객체에 대해 갱신 시간을 참조하여 수행하도록 하였다. 따라서, 갱신 연산이 이루어지는 경우 비동기적으로 선택 모드에 따라 갱신의도 선언 또는 갱신을 선택적으로 수행할 수 있어 응답이 빠르고 철회 단계가 감소하며 더 명확한 선택이 가능하다는 장점을 갖는다.

• 한국통신학회논문지
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• 제28권7A호
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• pp.547-556
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• 2003

본 논문에서는 저 면적 타원곡선 암호프로세서를 위한 GF(2$^{m}$ )상의 새로운 산술 연산기를 제안한다. 제안된 연산기는 바이너리 확장 최대공약수 알고리즘과 MSB(Most Significant Bit) 우선 곱셈 알고리즘으로부터 하드웨어 공유를 통하여 LFSR(Linear Feed Back Shft Register)구조로 설계되었으며, 나눗셈 및 곱셈 모두를 수행 할 수 있다. 즉 나눗셈 모드에서 2m-1 클락 사이클 지연 후 나눗셈의 결과를 출력하며, 곱셈 모드에서 m 클락 사이클 지연 후 곱셈 결과를 각각 출력한다. 본 논문에서 제안된 연산기를 기존의 나눗셈기들과 비교 분석한 결과 적은 트랜지스터의 사용으로 계산 지연시간을 감소 시켰다. 또한 제안된 연산기는 기약다항식의 선택에 어떠한 제약도 두지 않을 뿐 아니라 매우 규칙적이고 묘듈화 하기 쉽기 때문에 필드 크기 m 에 대하여 높은 확장성 및 유연성을 제공한다 따라서, 본 연구에서 제안된 산술 연산기는 타원곡선 암호프로세서의 나눗셈 및 곱셈 연산기로 사용될 수 있다. 특히 스마트 카드나 무선통신기기와 같은 저 면적을 요구하는 응용들에 매우 적합하다.

• 방송공학회논문지
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• 제12권3호
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• pp.250-265
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• 2007

본 논문에서는 가변 움직임 블록을 이용한 움직임 예측과 계층적 B-화면 구조가 결합되어 많은 연산량이 요구되고 있는 SVC 구조에서 통계적 가설 검증 방법을 적용하여 화면간 움직임 모드 결정을 효율적으로 수행함으로써 부호화 과정의 연산량을 크게 줄일 수 있는 화면간 모드 고속 결정 알고리듬을 소개한다. 제안된 방법은 $16{\times}16$ 매크로 블록과 $8{\times}8$ 하위 매크로 블록에 통계적 가설 검증 기법을 적용하여 실행되며, 현재 블록과 복원된 참조 블록간의 화소값을 비교하여 율-왜곡 최적화 (RDO: Rate Distortion Optimization) 기반 움직임 모드 결정을 고속으로 수행함으로써 SVC의 부호화 과정에서 소요되는 부호화 시간을 전체 연산량 대비 최대 69%까지 감소시킨다. 그러나 연산량 감소에 따른 비트율의 증가나 화질의 열화는 무시할 수 있을 정도로 적음을 실험을 통해 확인하였다.