• 한국정보과학회논문지:시스템및이론
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• 제36권5호
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• pp.422-428
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• 2009

플래시 메모리는 부피가 작고, 가볍고, 소비전력이 낮으며 입출력이 빨라 최근 소형기기의 저장 장치로 널리 사용이 되고 있다. 그러나 플래시 메모리는 지움 연산을 수반하는 가비지 컬렉션을 수행해야 한다. 지움 연산은 속도가 느리고, 각 블록마다 지움 연산 횟수가 제한이 있다. 따라서 본 논문에서는 지움 연산 횟수와 각 블록의 지움 횟수 편차를 줄이는데 초점을 맞춘 균등화 정책을 제안한다. 따라서 플래시 메모리의 페이지 사용률에 기반을 둔 두 가지 가비지 컬렉션 수행 모드를 정의하고 그리고 각 모드에 대해 다른 지움 비용을 계산하여 전체 지움 연산 횟수와 각 블록의 지움 횟수 편차를 최소화하는 가비지 컬렉션 기법을 제안한다. 추가로 가비지 컬렉션 연산 시간을 최소화하기 위해 그룹 관리 기법을 제안해 보다 빠른 수행 시간을 가질 수 있도록 한다. 실험 결과 제안하는 정책은 기존의 Greedy 와 CAT 기법의 장점들을 동시에 나타내었고, 지움 횟수 편차를 평균 85% 감소 시켰고 가비지 컬렉션 수행 시간을 최대 6% 단축 시켰다

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2015년도 춘계학술발표대회
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• pp.114-117
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• 2015

이 논문에서는 소수 추출 방법인 Sieve of Eratosthenes 알고리즘을 병렬화하되 실행시간과 에너지 소모 면에서 개선된 효과를 얻고자 한다. 멀티코어 프로세서의 공유 메모리를 효율적으로 활용하도록 하이브리드 병렬 프로그래밍 모델을 적용하고, 부하 균등화를 정교하게 조절하도록 파이프라인 작업 방식을 도입하였다. 실험결과 이전 방식보다 연산속도가 향상되었고, 에너지 사용량도 감소함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 추계종합학술대회
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• pp.499-503
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• 2000

본 논문에서는 기존 2진 FFT(Fast fourier transform)에서 확장해 다치논리 연산기를 이용해서 고속 다치 FFT 연산기를 구현하였다. 이를 바탕으로 구현한 FFT 연산의 가산은 기존의 2치 FFT연산과 비교해 결선과 트랜지스터 개수도 반으로 줄어지는 효과가 있다. 캐리 전파없는 가산기를 구현하기 위해서 (0,1,2,3)의 과잉 디지트 집합을 이용한 과잉 양의 수 표현(Reduntandt Positive-digit number Representation)을 FFT 내부적으로 이용하였고 이로 인해 능동소자의 감소와 이를 연결하기 위한 결선의 감소의 효과가 있고 VLSI(Very large scale intergation)의 설계시 정규성과 규칙성으로 효과적이다. FFT의 가산동작을 위해서는 캐리전파없는 가산기를 사용하였고 그리고 곱셉작용을 위해서는 곰셉기의 연산시간이 길고 면적이 큼으로 간단한 수학적 동작을 위해서 다치 LUT(Look up table)을 이용해 곱셈의 역할을 대신하였다. 마지막으로 시스템의 호환을 위해 하이브리드형 다치 FFT 연산기를 설계하여 예로 제시하였다.

• 한국정보처리학회논문지
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• 제2권6호
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• pp.969-973
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• 1995

본 논문에서는 기존의 병렬 승산기 어레이에서 사용된 CSA(carry select adder) 셀 구조를 수정하여 승산시간을 감소하는 새로운 병렬 승산기 어레이를 제안한다. MCSA(modified CSA)의 입력에 가수와 피가수가 자리올림보다 먼저 인가된다. 그리고 자리올림 전달 가산기를 위하여 DCSA(doubled inverted imput CSA)를 설계하여 최종 승산항 다음에 추가한다. 제안된 안은 MCSA와 DCSA를 사용하여 설계하고 모의실험을 한다. 회로의 크기는 기존의 CAS셀을 사용한 기존의 승산기 어레이에 비하여 약 13% 증가했지만 연산시간은 약 52% 감소함을 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2004년도 추계학술발표논문집(상)
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• pp.165-170
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• 2004

공간 데이터 웨어하우스에서 구축기는 의사절정을 위한 기반 데이터의 구축을 담당한다. 일반적으로 공간 데이터 웨어하우스의 데이터 적재는 잦은 갱신으로 인한 서버의 부하를 줄이기 위하여 구축기에 적재할 데이터를 임시 저장하고 일정주기마다 적재하는 방법을 이용한다. 이때 구축기의 정보는 차원테이블에 대한 갱신정보와 사실 테이블의 일부 갱신정보만을 유지하므로 여러 차원 테이블로 구성된 사실 테이블의 갱신은 공간 데이터 웨어하우스 서버에서 수행해야 한다. 사실 테이블의 갱신연산은 연관된 차원 테이블들에 의해 처리되므로 높은 처리 비용이 필요하다. 따라서 사실테이블의 처리로 인해 적재시간이 증가하며, 이는 사용자의 의사결정 응답시간을 증가시킨다. 본 논문에서는 공간 데이터 웨어하우스의 구축기에서 사실테이블의 사전 계산 기법을 제안한다. 이 기법은 차원 테이블 및 사실 테이블에 대한 메타정보와 추가적으로 기록되어야할 데이터 정보를 구축기에 유지한다. 구축기는 이 정보를 이용하여 삽입 연산시 사실 테이블에 적재할 갱신 정보를 사전에 계산하고, 이를 적재주기에 함께 적재한다. 따라서 사실 테이블의 신을 데이터 적재 이전에 구축기에서 계산하므로 공간 데이터 웨어하우스 서버에서 발생하는 높은 처리 비용을 감소시킬 수 있다. 공간 데이터 웨어하우스 사용자의 의사결정 응답시간을 감소시킨다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2002년도 추계학술발표논문집
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• pp.254-258
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• 2002

멀티미디어의 내용 기반 검색을 위한 표준인 MPEG-7은 컨텐츠의 비주얼 내용 정보를 표현하기 위해 Part3에서 비주얼 기술자를 정의하고 있다. MPEG-7 비주얼 컬러 기술자에 의해 정의된 컨텐츠의 컬러 정보를 추출하기 위해서는 주파수 영역 정보를 공간 영역 정보로 변환해야 한다. 이때 변환 과정에서 수행되는 IDCT(Inverse DCT)의 연산 속도는 특징 추출 시간을 증가시키는 원인이 된다. 본 논문에서는 IDCT의 연산 시간을 최소화하는 방법으로 DCT 계수 영역에서 컬러 특징 정보를 빠르게 추출하는 방법에 대해 제안하였다. 제안한 방법에 대해 MPEG-7 실험 모듈과 공인 데이터 베이스를 이용하여 실험을 수행하였고 실험 결과, 검색 율이 평균 5% 감소한 반면 추출 시간은 평균 80% 향상되었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (3)
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• pp.44-47
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• 1998

나눗셈 알고리즘은 다른 덧셈이나 곱셈 알고리즘과 비교하여 복잡하고, 수행빈도수 적다는 이류로 그 동안 고속 나눗셈의 하드웨어 연구는 활발하지 않았다. 그러나 멀티미디어의 발전으로 고속 나눗셈의 필요성 및 전체적인 수행 시간 향상을 위해 고속 나눗셈 연산기의 중요성은 더욱 부각되고 있다. 그러나 칩의 크기는 제작 단가와 깊은 관련이 있기 때문에 고속 나눗셈 연산기를 칩으로 제작할 때 요구되는 성능과 비용을 만족하기 위한 적절한 분석이 필요하다. 본 논문은 자릿수 순환(Digt Recurrence) 알고리즘에서 속도가 빠른 높은 자릿수 이용(Very-High Radix) 알고리즘을 기반으로 최적화된 자릿수 (Radix) 범위를 제시하였다. 그리고 변환요소 (Scaling Factor)를 전처리(Pre-processing)하여 연산의 주기를 감소하고, 크기의 문제를 해결하기 위해서 상수표 대신 제어(Control)방법으로 값을 구하는 방법을 설계하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2005년도 춘계학술대회 학술발표 논문집 제15권 제1호
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• pp.437-440
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• 2005

본 논문에서는 고속의 적웅 지각 필터에서 잡음 과추정으로 인해서 발생하는 불필요한 반복 계산 및 결과 신호의 SNR 성능 저하를 개선시키는 방법을 제안한다. 적응 지각 필터를 고속연산이 가능하도록 개선하는 과정에서 시간적인 측면에서는 많은 성능의 개선이 있었지만 음질 개선 과정에서 과추정된 잡음의 적용에 의한 성능 저하가 발생하였다. 제안하는 시스템에서는 적웅 지각 필터의 임계값을 조정하고, 임계값이외에 발생하는 잡음 과추정에 대해서 실험적으로 필터 반복 연산량 제한을 통해 향상된 결과를 얻었다. 이 시스템에서 필터 반복 연산량은 입력 구간의 신호에 따라 적응적으로 제한된다. 제안된 알고리즘의 개선 확인을 위해서 감소된 반복 연산량과 SNR 개선량을 측정하여 기존의 방법과 비교하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송∙미디어공학회 2021년도 추계학술대회
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• pp.152-153
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• 2021

고성능 딥러닝 모델은 학습과 추론 과정에서 고비용의 전산 자원과 많은 연산량을 필요로 하여 이에 따른 개발 환경과 많은 학습 시간을 필요로 하여 개발 지연과 한계가 발생한다. 따라서 HW 또는 SW 개선을 통해 파라미터 수, 학습 시간, 추론시간, 요구 메모리를 줄이는 연구가 지속 되어 왔다. 본 논문은 EfficientNet에서 사용된 Linear Bottleneck을 변경하여 정확도는 소폭 감소 하지만 기존 모델의 파라미터를 55%로 줄이는 경량화 모델을 제안한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.159-161
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• 2017

본 논문에서는 고성능 HEVC 부호기를 위한 적응적 탐색영역 할당과 제안하는 알고리즘에 적합한 하드웨어 구조를 제안한다. 기존 움직임 벡터는 예측 성능을 향상하기 위하여 주변 블록의 움직임 벡터들을 예측 벡터 후보로 구성하고 현재 움직임 벡터와 최소의 차이를 가지는 하나의 움직임 벡터를 이용하여 일정한 크기의 탐색영역을 할당한다. 제안하는 알고리즘은 주변 네 개의 블록에 대한 움직임 벡터들의 구조에 따라 탐색영역의 크기를 직사각형과 옥타곤 형태로 할당함으로써 탐색영역의 크기를 축소하여 연산시간을 감소시켰다. 또한, 네 개의 움직임 벡터들을 모두 사용함에 따라 더 정확한 예측이 가능하며, 하드웨어에 적합한 형태로 구현함으로써 하드웨어 면적 및 연산시간을 효과적으로 감소시켰다.