• Proceedings of the Korean Society of Computer Information Conference
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• 2014.01a
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• pp.273-274
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• 2014

4-2 압축기는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 압축기의 구조를 제안한다. 제안한 구조는 최적화된 XOR-XNOR와 MUX로 구성된다 이 구조는 기존의 구조에 비해 신호 전달시간이 감소하여 고속 연산이 가능한 장점을 갖는다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04b
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• pp.430-432
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• 2002

상태 기반 정형 기법이 가진 문제점 중 하나인 상태 폭발 문제를 해결하기 위해, 본 논문에서는 명세 모델과 실행 모델을 정의하고 각 모델에 적용되는 추상화를 정의한다. 명세 모델은 구문을 바탕으로만 추상화로 비논리 내부연산 추상화와 구조 추상화를, 실행 모델은 시간, 자료, 위치가 가진 의미를 통해 추상화하는 시간, 자료, 위치 공간 추상화를 수행한다. 예제에 추상화를 적용하여 상태 감소와, 계층성 생성, 복잡도 감소의 과정을 보인다.

• The Transactions of the Korea Information Processing Society
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• v.2 no.1
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• pp.75-80
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• 1995

In this paper, we show that it is more efficient to use a new algorithm than to use a method of trace definition and property when we use trace calculation method on trinomial irreducible polynomial of reed-solomon code. This implementation has been done in SUN SPARC2 workstation using C-language.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.05a
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• pp.1697-1700
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• 2005

파일에 대한 분할과 재결합은 네트워크를 통한 대용량 파일 전송 시에 자주 사용되는 연산이다. 위 연산들은 현재 유저 레벨의 어플리케이션에 의해 제공되고 있어 동일한 데이터를 외부 장치내에서 복사하는 불필요한 동작을 수행한다. 이러한 단점을 제거하기 위해 커널 레벨의 파일 시스템에 I-node 간의 디스크 블록 재배치를 수행하는 연산을 설계하였다. 그리고 새로운 분할과 재결합 연산을 구현한 파일 시스템 시뮬레이터로 실험을 수행하여 성능을 평가하였다. 결과적으로, 64Mbytes 크기의 파일에 대해 분할 연산은 399 배, 재결합 연산은 682 배의 수행 시간 감소를 보여주었다.

• Progress in Medical Physics
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• v.14 no.4
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• pp.240-248
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• 2003

The Monte Carlo calculation is the most accurate means of predicting radiation dose, but its accuracy is accompanied by an increase in the amount of time required to produce a statistically meaningful dose distribution. In this study, the effects on calculation time by introducing variance reduction techniques and increasing computing power, respectively, in the Monte Carlo dose calculation for a 6 MV photon beam from the Varian 600 C/D were estimated when maintaining accuracy of the Monte Carlo calculation results. The EGSnrc­based BEAMnrc code was used to simulate the beam and the EGSnrc­based DOSXYZnrc code to calculate dose distributions. Variance reduction techniques in the codes were used to describe reduced­physics, and a computer cluster consisting of ten PCs was built to execute parallel computing. As a result, time was more reduced by the use of variance reduction techniques than that by the increase of computing power. Because the use of the Monte Carlo dose calculation in clinical practice is yet limited by reducing the computational time only through improvements in computing power, introduction of reduced­physics into the Monte Carlo calculation is inevitable at this point. Therefore, a more active investigation of existing or new reduced­physics approaches is required.

• Proceedings of the Acoustical Society of Korea Conference
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• autumn
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• pp.119-122
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• 2004

G.723.1은 저 전송률 환경에서 고 음질을 제공하여 주고 있으나 CELP형 부호화기가 갖는 합성에 의한 분석(Analysis by Synthesis)방식의 구조로 인해 많은 처리 시간과 계산량을 요구하게 된다. 본 논문에서는 G.723.1에 대해 NAMDF함수를 적용하여 델타 피치 검색과정의 계산량을 줄여 부호화기의 전체 계산량을 감소시키는 방법을 제안하였다. 기존의 피치 검출 알고리즘에서 피치 검출을 위해 사용하고 있는 자기상관함수는 곱셈 연산에서 발생하는 bit의 dynamic range가 커서 나눗셈 연산에서도 과도한 연산량을 필요로 한다. 따라서, 이러한 계산량의 감소를 위해 기존의 자기상관함수 대신 계산량을 감소하기 위하여 NAMDF 방법을 적용하였고 추가된 skipping 기법을 사용하였다. 계산량 감소율 측면에서는 약 $64\%$의 감소율을 보였고 기존의 방법과 제안한 방법간의 피치 pitch contour은 원음성의 피치 contour와 유사하였고, 음질 평가에서도 기존의 G.723.1 부호화기 합성음과 유사한 길과를 얻을 수 있었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2015.10a
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• pp.875-878
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• 2015

In this paper, we propose an intra prediction hardware architecture with less processing time, computations and reduced hardware area for a high performance HEVC encoder. The proposed intra prediction hardware architecture uses common operation units to reduce computational complexity and uses $4{\times}4$ block unit to reduce hardware area. In order to reduce operation time, common operation unit uses one operation unit to generate predicted pixels and filtered pixels in all prediction modes. Intra prediction hardware architecture introduces the $4{\times}4$ PU design processing to reduce the hardware area and uses intemal registers to support $32{\times}32$ PU processmg. The proposed hardware architecture uses ten common operation units which can reduce execution cycles of intra prediction. The proposed Intra prediction hardware architecture is designed using Verilog HDL(Hardware Description Language), and has a total of 41.5k gates in TSMC $0.13{\mu}m$ CMOS standard cell library. At 150MHz, it can support 4K UHD video encoding at 30fps in real time, and operates at a maximum of 200MHz.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04b
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• pp.131-133
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• 2000

이 논문에서는 다차원 색인 구조에서 질의를 지연시키는 주된 요인인 노드 분할연산과 MBR(Minimun Bounding Regions)변경 연산에 대해 효율적으로 대처하는 동시성 제어 기법을 제안한다. 분할 시 탐색이 지연되는 시간을 최소화 하기 위해 대부분의 과정에서 질의와 호환되는 공유 래치를 획득한 후 수행하고 분할이 발생된 노드에 엔트리들이 복사되는 동안만 배타 래치를 획득하는 방법을 사용한다. MBR 변경 연산의 동시성을 높이기 위해 부분적인 잠금 결합을 사용한다. 즉, MBR 변경 연산중 주로 발생되는 MBR이 증가되는 삽입연산은 잠금 결합을 수행하지 않고, 감소되는 삭제 연산만 잠금 결합을 수행한다. 또한 성능 평가를 통하여 제안된 동시성 제어 기법이 GiST의 동시성 제어 알고리즘에 비해 처리율 관점에서 성능이 우수함을 보인다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.5B
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• pp.966-973
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• 2000

In this paper, we propose a novel RS decoder design yielding smallr circuit size shorter coding latency. The proposed architecture of RS decoder has the following two features. First, circuit size reduced by using Euclid algorithm with mutual operation between cells. Second, coding latency is reduced by using higher frequency than syndrome and error value calculation block. We performed simulation with C language and MATLAB in order to verify the decoding algorithm and implemented using FPGA chips in VHDL.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2017.05a
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• pp.331-334
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• 2017

Recently, a method using a fringe pattern is widely used for 3D measurements. This is a method of measuring by using a phase value obtained by projecting a pattern to an object to be measured. This method requires many operations such as calculating the phase value and calculating the height. It takes a lot of time depending on the amount of computation. In this paper, we present a method using NVIDIA's CUDA to reduce this time. And we introduce the method of calculating phase value and height. It also shows the exact time difference between the CPU version and the CUDA version. This method is very effective because it can process the same operation in a shorter time.