• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.6
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• pp.39-47
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• 2009

This paper presents implementation of two types of the 802.11 MAC engine for the next generation WLAN, 802.11n. The first version of MAC engine consists of hardwired logic and embedded firmware. Hardwired logic includes Tx block, Rx block, Backoff block, and ChannelManage block. Embedded firmware contains Protocol Control block, MLME block, and MSDU processing block. The first version has a time-critical fault during the atomic transmission caused by software overhead, so it can not be applied to 802.11n MAC. For that reason, the second version has additional blocks with hardwired logic modules to reduce software overhead of the first version. This enhanced version has 73Mbps throughput and it is expected to be further improved up to 129 Mbps with frame aggregation which is one of the key additional features of 802.11n. As a result, the second version of MAC engine can be applied to 802.11n MAC.

• Proceedings of the Korea Multimedia Society Conference
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• 2000.04a
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• pp.458-461
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• 2000

알루미늄 자동차 엔진은 알루미늄 엔진 블록에 라이너가 삽입되어 접합된다. 접합시 라이너와 엔지 블록의 간격이 5$mu extrm{m}$이내이어야 하며 접합률이 30% 이상이면 접합상태가 양호하다고 한다. 라이너의 접합상태를 검사할 수 있는 비파괴 검사장비는 국내에서 개발되어 상용화된 것이 거의 없는 상황이다. 6개의 라이너의 접합상태를 자동으로 검사하는 컴퓨터 내장형 초음파 검사 시스템을 개발하였다.

• Journal of IKEEE
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• v.20 no.3
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• pp.273-278
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• 2016

In HEVC variable block size motion estimation, same search window data are duplicatedly used in each block size. It increases memory bandwidth, and it is difficult to exploit early termination. In this paper, largest block size and its corresponding smaller block sizes with same positions are performed at the same time. It reduces memory bandwidth and computation by reusing search window data and computation results. In the early termination, image quality can be degraded when it determines early termination by observing largest block size only, since smaller block sizes cannot be equally terminated due to their relative positions. So, in this paper, processing order of early termination is changed to perform smaller block sizes in turns. The designed motion estimation engine was described in Verilog HDL and it was synthesized and verified in 0.18um process technology. Its gate count and maximum operating frequency are 36,101 gates and 263.15 MHz, respectively.

• Proceedings of the KAIS Fall Conference
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• 2012.05b
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• pp.665-667
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• 2012

본 논문에서는 시작엔진 제작에 앞서 CFD기법을 이용하여 디젤 엔진의 블록과 헤드에서의 냉각수 유동 특성을 분석하고자 하였다. 유동 해석 결과 1번 실린더를 거쳐 4번 실린더까지 유동이 원활하게 흐르는 것을 확인 할 수 있었다. 이는 전체적인 냉각수 분배에 영향을 미쳐 엔진 설계 시 발생할 수 있는 3, 4번 실린더의 과열을 방지 할 수 있을 것으로 판단된다. 또한, 열전달 계수가 전체적으로 균일하게 분포되어 냉각수의 열전달 특성이 양호할 것으로 판단된다.

• Proceedings of the Korean Society for Noise and Vibration Engineering Conference
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• 2009.04a
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• pp.92-97
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• 2009

The performance of cooling fan is affected by many peripheral parts, such as radiator, condenser, engine block and etc. Higher power has been requested in more confined automobile engine room. Thus, cooling performance becomes very important to remove the heat generated from the automobile engine more efficiently. In this paper, the performance of cooling fan including effects of engine block is investigated by using a fan tester based on the ASHRAE and the AMCA standards. A flow rate - gap distance curves and a flow rate - engine block constant curves are obtained from this study.

• Journal of Korea Foundry Society
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• v.25 no.4
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• pp.145-150
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• 2005

• Proceedings of the KAIS Fall Conference
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• 2010.05b
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• pp.1133-1136
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• 2010

2600cc급 디젤엔진의 냉각수 유동특성 개선을 위한 수치해석적 방법을 제시하기 위하여 본 연구가 수행되었다. 실린더 블록 및 헤드의 유동특성 분석을 위하여 개스킷 냉각수 통로의 면적과 갯수가 중점적으로 고려되었다. 베이스 모델의 수치해석적 분석에서 입구측에 치우친 냉각수 홀의 배치에 의하여 1, 2번 실린더 헤드로만 주 유동이 발생되었다. 이러한 문제점을 개선하기 위하여 개스킷 냉각수 통로를 재설계하였다. 수정모델은 주 유동이 4번 실린더 측으로 유도되었으며, 배기밸브 사이의 유동도 개선되었다. 재설계과정에서 개스킷 냉각수통로의 전체면적을 고려치 않게 되면 유량이 줄어들게 되는 문제점이 발견되었다. 본 연구를 통하여 실린더 헤드와 블록사이의 냉각수 유동을 제어하는 개스킷의 중요성을 확인하였으며, 냉각수 유동특성 최적화는 개스킷 홀의 총 면적을 고려하여 냉각수의 총질량유량을 설계하여야 한다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2018.07a
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• pp.303-304
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• 2018

본 논문에서는 Unity게임엔진을 이용하여 만든 유아용 코딩게임의 사례와 결과물을 보인다. 대학에서 초, 중학교로 낮아져 가는 소프트웨어 교육의 연령대의 흐름에 맞춰 유아용 게임을 제작했다. 아이들에게 친근한 자동차게임의 모양으로 문제를 논리적으로 푸는 방법을 찾는 컴퓨팅적 사고를 하게끔 도와 스스로 문제를 해결하게 하고, 성취감을 얻게 해준다. 또 문제에 대한 정해진 답이 없고 자신만의 의견을 낼 수 있기 때문에 호기심과, 창의력의 증폭을 기대할 수 있다. 기본적으로 맵을 이용해 스토리 진행이 이루어지는 코딩게임의 알고리즘을 사용했으며, Unity2D 엔진을 이용해 유아용 블록코딩게임과 키보드게임을 제작했다. 자동차 모양의 객체를 목적지에 도달하게 할 방법을 아이들 스스로 생각하는 컴퓨팅적 사고를 돕는다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.9 no.3
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• pp.547-554
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• 2005

Ethernet has been given a greater attention recently due to tendency of unifying most of transmission technique to ethernet. This paper studied the design of MAC which contains high layer interface, transmit engine, flow control block, receive engine, reconciliation sublayer, configuration block, statistics block, and XGMll interface block. Performance evaluation was performed using C language for 10cbps ethernet Data Link to design the optimum hardware, then internal FIFO and initial parameters were evaluated. When offered load is $95\%$, the size of the internal FIFO is required 512-word. When offered load is $97\%$, the size of the internal FIFO is required 1024-word. Based on the result of performance evaluation, MAC was designed in VHDL Language and verified using simulator. MAC core that processes 64-bit data, operates at 168.549MHz and hence supports the maximum 10.78Gbps. The designed MAC core is applicable to an area that needs a high-speed data processing of 10Gbps or more.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.10 no.5
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• pp.812-820
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• 2006

Ethernet has been given a greater attention recently due to tendency of unifying most of transmission technique(not only LAN, but MAN and WAN) to ethernet. Performance evaluation was performed using C language for 10Gbps ethernet Data Link to design the optimum hardware, then internal FIFO size was evaluated. In this paper, MAC core for 10Gbps ethernet which contains high layer interface, transmit engine, flow control block, receive engine, reconciliation sublayer, configuration block, statistics block, and XGMII interface block was designed using VHDL language and Xilinx 6.2i tool and verified using Model_SIM 5.7G simulator. According to the specification of 10Gbps ethernet, MAC core with 64-bit data path should support 156.25MHz in order to support 10Gbps. The designed MAC core that process 64-bit data, operates at 168.549MHz and hence supports the maximum 10.78Gbps data processing. The designed MAC core is applicable to an area that needs a high-speed data processing of 10Gbps or more.