연판정 검출기는 시스템의 비트오류율과 처리율을 높이기 위해서 많은 순방향 에러정정(FEC) 방식과 자동반복요구(ARQ) 방식에서 사용되고 있다. 또한 FEC 방식과 ARQ 방식을 결합한 복합-ARQ 방식은 시스템의 전체적인 성능을 높이기 위해 매우 효율적인 방식이다. 본 논문에서는 연판정 검출기를 사용하고 채널부호로는 1차 Reed-Muller 부호를 사용한 복합-ARQ 방식을 제시한다. Reed-Muller 부호는 다른 부호에 비하여 매우 간단하면서 빠른 Green machine 복호기를 사용할 수 있는 장점을 가지고 있다. 시스템의 성능을 평가하기 위하여 비트오류율과 처리율을 구하고 다른 시스템과 비교하였다. 그 결과 제안된 시스템이 복잡도면에서의 큰 손실없이 성능면에서 높은 개선을 보임을 알 수 있었다.
채널의 영향으로 수신 데이터에서 발생한 에러를 정정할 수 있는 부호율 ${\gamma}$=1/3이고 구속장 K=9인 콘벌루션 코덱 칩을 간략한 회로에 주안점을 두고 VLSI 설계한다. 복호기에서는 3비트 연성판정을 이용한 비터비 알고리즘이 사용된다. 정보 데이터의 정정과 저장을 위해서는 45단의 레지스터 교환 방식을 채택하였다. 회로의 설계시 VHDL 언어를 이용하였고, 회로의 시뮬레이션과 합성을 위해 Synopsys사의 Design Analysis와 VHDL 시뮬레이터를 사용하였다. 이 칩은 ENCODER, ALIGN, BMC, ACS, SEL_MIN 및 REG_EXCH 블럭으로 구성된다. 회로의 동작은 여러 가지 에러 상황을 가정하여 논리 시뮬레이션을 통해 검증하였고, 합성 후 타이밍 시뮬레이션 결과 325.5Kbps의 정보 데이터까지 부호 및 복호가 가능하였으며, 외부 메모리부를 제외하면 총 6,894 게이트가 소요되었다.
본 논문에서는 Nakagami-m 페이딩 채널을 Finite-State Markov Channel (FSMC)로 모델링하고, 채널 상태 변화에 따른 통신 시스템의 성능을 분석하였다. 고려한 FSMC 모델에서는 수신 신호의 신호 대 잡음 전력비를 유한개의 구간으로 나눠 각각의 구간을 Markov 체인의 상태로 대응한다. 각 상태는 무기억 이진 대칭 통신로로 가정하고, 한 상태에서 다른 상태로의 천이는 Markov 천이를 따른다고 가정한다. 수치 해석을 통해 각 상태에 있어서의 평균 심볼 오율, 정상 상태 확률 그리고 상태 천이 확률을 구하여 FSMC 모델을 구성하였고, 상태 천이 지수를 변경함으로써 여러 페이딩 환경을 FSMC 모델로 나타낼 수 있음을 확인하였다. 상태 천이 지수가 클 경우인 빠른 페이딩 채널에서는 채널이 i.i.d. 특성을 나타내게 되며, 상태 천이 지수가 작을 경우인 느린 페이딩 채널은 인접한 상태로의 천이만 발생하는 간단한 FSMC 모델로 표현될 수 있음을 확인하였다. 마지막으로 제안한 FSMC 모델의 응용 예로써, 여러 채널 환경에서 랜덤 에러 정정 부호의 부호화 이득의 차이를 컴퓨터 시뮬레이션을 통해 비교, 분석하였다.
RFID는 각종 서비스 산업은 물론 물류, 산업 현장, 제조 공장과 국방 분야까지 물품의 흐름이 있는 곳이면 어디에서나 적용이 가능하여 사회 여러 분야로부터 큰 관심을 받고 있다. 그러나, 현재 900MHz 대역의 RFID에서 사용하는 ISO/IEC 18000-6의 프로토콜에서는 에러검출을 위한 CRC16만을 사용함으로써 낮은 수준의 보안과 양호한 채널 환경에서 대량의 물품을 빠른 시간 내에 인식하는 상황에서는 적합하나 데이터 양이 적고 놀은 수준의 보안이 요구되는 곳이나 채널 환경이 열악한 곳에서는 에러정정능력을 갖추지 못해 데이터의 신뢰성이 떨어질 것으로 예상된다. 돈 논문에서는 이와 같은 높은 수준의 보안이 요구되는 곳이나 잡음이 많은 채널 환경에서의 RFID 사용을 가정하여 ISO/IEC 18000-6 규격을 응용하여 적용하는 한 가지 방법으로서 콘벌루션 부호의 적용을 시도하였으며, 이를 구현하고 성능을 측정하였다. 신호의 제어와 전송을 위하여 마이크로프로세서와 RF부를 구현하였고, RFID 시스템의 신뢰성 향상을 위해 리더기에서 태그로의 명령어 및 데이터 전송 시에 FPGA를 이용하여 콘벌루션 부호를 구현하였다. 이러한 채널 부호를 적용했을 때와 적용하지 않았을 때의 프레임 오류율과 채널의 가시 성분이 있을 경우와 없을 경우를 나누어 프레임 오류율을 측정 비교하였다.
본 논문에서는 IMT-2000용 터보코덱의 개선된 아키텍쳐를 제안하였다. 이는 on-the-fly 인터리빙 쉬프트 레지스터를 이용하여 외부 RAM을 사용하지 않는 인터리버에 의한 부호기와 필요한 메모리의 양을 줄이기 위한 복호기로 구성되었다. 제안된 구조는 C/VHDL 언어를 이용하여 시뮬레이션을 수행하여 반복횟수, 인터리버 블록크기, 부호율에 따른 비트오류율 성능이 이전 데이터와 비교적 일치함을 확인하였다.
Transorthogonal 코드를 블록 단위로 확장해서 얻은 코드 집합을 적절하게 부집합으로 나누고 부호화기의 코드집합으로 할당한다. 이러한 부초화기를 병렬로 구성하고 정보 비트에 의해 선택된 부호화기의 각 출력 코드들을 합산하여 전송하는 다중코드 transorthogonal 변조 방식이 제안되어 있다. 본 논문에서는 다중코드 transorthogonal 변조 시스템의 부호화기로부터의 각 출력 코드를 또 다른 정보 비트로 이진 위상 변조한 후 합산하여 전송하는 시스템을 제안한다. 다중코드 transorthogonal 변조 시스템에서 적용된 정 진폭 부호화 알고리즘과정 전폭 부호화에 사용된 잉여비트를 이용한 수신 에러 정정 알고리즘을 제안된 시스템에 수정 없이 적용할 수 있으며 다중코드 transorthogonal 변조 방식에 비해 대역폭 효율이 개선됨을 보인다.
최근 무선통신망에 있어 비디오, 음성 및 데이터 전송을 위한 기술로 무선 ATM의 이용이 추진되고 있는 실정 이다. 이러한 무선 ATM 기술도입에는 무선환경에서의 다중경로 페이딩 또는 간섭에 의한 에러발생이 크다는 문제점이 있다. 이에 대처하기 위한 방법으로서 에러정정부호의 적용이 일반적일 것이다 따라서 본 논문에서는 무선 ATM 시스템을 효율적으로 설계하기 위해 필요한 페이딩채널에서의 생 전송성능 개선기법으로 에러정정 부호화 기법의 적용 및 다이버시티 기볍을 도업하여 BER,CLR 및 CER 등에 대한 이론 해석 및 시율레이션을 수행하여 그 결과를 비교.검토한다.
RFID는 각종 서비스 산업은 물론 물류, 산업 현장, 제조 공장과 물품의 흐름이 있는 곳이면 어디에서나 적용이 가능하여 사회 여러 분야로부터 큰 관심을 받고 있다. 하지만 현재 900Mhz 대역의 RFID에서 사용하는 ISO/IEC 18000-6의 프로토콜에서는 에러검출을 위한 CRC16만을 사용하여, 에러정정능력을 갖추지 못해 그 신뢰성이 떨어질 것으로 여겨진다. 본 논문에서는 이러한 RFID 시스템의 신뢰성 향상을 위해 Reader에서 Tag로의 명령어 및 데이터 전송 시에 콘벌루션 부호를 적용하여 시스템의 신뢰성 향상을 목적으로 하며, 이런한 방식을 적용했을 때와 적용하지 않았을 때의 에러율을 측정 비교하였다.
RFID는 각종 서비스 산업은 물론 물류, 산업 현장, 제조 공장과 물품의 흐름이 있는 곳이면 어디에서나 적용이 가능하여 사회 여러 분야로부터 큰 관심을 받고 있다. 하지만 현재 900MHz 대역의 RFID에서 사용하는 ISO18000-6의 프로토콜에서는 에러검출을 위한 CRC16만을 사용하고 있으며, 에러정정능력을 갖추지 못해 그 신뢰성이 매우 떨어진다. 본 연구에서는 이러한 RFID 시스템의 신뢰성 향상을 위하여 Reader에서 Tag로의 데이터 전송 시에 대역확산방식과 컨볼루션 부호를 적용하여 시스템의 신뢰성 향상을 목적으로 하고 있으며, 또한, 이러한 방식을 적용했을 때와 적용하지 않았을 때의 에러율을 측정 비교하였다.
본 논문에서는 디지털 이미지의 무선 전송시 발생하는 에러를 제거 할 수 있는 오류 제어 부호화 기술 중 하나인 RS(Reed-Solomon) coding 중 Encoder의 FPGA 구현에 대한 논문이다. 여러 오류 제어 부호화 기술중 RS coding의 경우 비트가 아닌 심볼로 부호화를 하기 때문에 연집에러에 강한 것으로 알려져 있다. 본 논문에서는 RS coding중 최대 16바이트(Byte)의 에러를 정정할 수 있는 RS(255,223) 부호기를 FPGA 구현을 위해 Matlab을 이용하여 시뮬레이션을 하였다. 이때 사용한 영상은 JPG 파일을 이용하였다. 그리고 FPGA 구현을 위해 Xilinx사의 System Generator를 사용 하였다.
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[게시일 2004년 10월 1일]
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