양자 컴퓨터는 기존의 클래식 컴퓨터와 달리 양자역학 원리를 활용해 정보 처리를 수행하며, 특정 문제들을 훨씬 빠르게 해결할 수 있다. 양자 컴퓨터는 큐빗을 기본 단위로 사용하고, 아다마르 게이트, CNOT 게이트, 파울리 게이트, 토플리 게이트 등을 조합하여 양자 회로를 구성한다. Toffoli 게이트는 유니버설 게이트 중 하나로, 세 개의 큐빗을 입력받아 조건부 (Controlled-Controlled) NOT 연산을 수행한다. 이 게이트는 복잡한 작업을 기본 양자 게이트로 분해할 수 있어, 회로의 게이트 수, 깊이 및 오류율 측면에서 최적화할 수 있다. 기본 양자 게이트 중 T 게이트는 노이즈와 오류에 영향을 받을 수 있으므로, T 게이트의 수와 깊이를 최적화하는 것이 중요하다. 본 논문은 Toffoli 게이트 분해를 통해 양자 회로의 게이트 수와 깊이를 최적화하는 방법을 조사한다.
1차원 반도체 구조인 양자 줄(Quantum Wire)은 새로운 물리 현상의 가능성을 보여줄 것으로 기대된다.$^{(1)(2)}$ 이 구조에서 운반자는 2차원 퍼텐셜에 가두어지므로 1차원 퍼텐셜인 양자 우물에 갇힌 운반자 보다 더 많이 양자화가 이루어져 이 운반자의 상태 에너지는 더 쪼개지며, 양자 줄의 상태 밀도는 에너지 준위에 대해 계단 함수가 아닌 변형된 Dirac $\delta$ 함수꼴을 가진다.$^{(3)}$ 그러나, 1차원 반도체 구조인 양자 줄이 나노(nano) 크기 내에서 만들어져야 하므로, 잘 정의된 양자 줄을 만드는 일은 기술상 매우 어려운 일이다. 양자 우물 구조에서 운반자는 결정을 키우는 방향을 따라 나노 크기의 활성 영역 안에 가두어지게 된다. 양자 줄 구조에서의 운반자는 결정 성장 방향뿐만 아니라 수직인 한 방향에서 각각 나노 크기를 갖는 활성 영역에 가두어져야 한다. 여기에서, 결정 성장 방향과 수직으로 활성 영역을 정의하는 것은, 결정 성장 방향과 평행하게 활성 영역을 정의하는 것보다 어려운 일이다. (중략)
실리콘을 기반으로 한 광학적 능동매질에 대한 연구는 학문적으로나 산업적으로 큰 중요성을 갖고 있다. 최근 실리콘 양자점을 이용한 연구에서는 상온에서도 활용 가능한 광학적 이득을 얻게 되었는데, 이를 이용한 LED가 보고되었으며 실리콘을 기반으로 한 레이저의 실현 가능성도 제기되고 있다. 실리콘 양자점에서 나오는 빛을 이용하는 것은 양자점이 제공하는 크기 효과를 이용하여 원하는 영역에서 원하는 광학적 이득을 얻을 수 있다는 장점이 있으나, 기술적으로는 고난도의 크기 제어가 필요하다는 어려움이 있다. (중략)
고성능 양자 컴퓨터의 개발이 기대됨에 따라 잠재적인 양자 컴퓨터의 공격으로부터 안전한 양자 후 보안 시스템 구축을 위한 연구들이 활발하게 진행되고 있다. 대표적인 양자 알고리즘 중 하나인 Grover 알고리즘이 대칭키 암호의 키 검색에 사용될 경우, 암호의 보안 강도가 제곱근으로 감소되는 안전성의 문제가 발생할 수 있다. NIST는 암호 알고리즘의 공격에 필요로 하는 Grover 알고리즘의 비용을 기준으로 추정한 양자 후 보안 강도를 대칭키 암호에 대한 양자 후 보안 요구사항으로 제시하고 있다. 대칭키 암호의 공격에 대한 Grover 알고리즘의 추정 비용은 해당하는 암호화 알고리즘의 양자 회로 복잡도에 의해 결정된다. 본 논문에서는 NIST의 경량암호 공모전 최종 후보에 오른 SPARKLE의 AEAD군인 SCHWAEMM 알고리즘의 양자 회로를 효율적으로 구현하고, Grover 알고리즘을 적용하기 위한 양자 비용에 대해 분석한다. 이때, 암호화 순열 과정 중에 사용되는 덧셈기와 관련하여 CDKM ripple-carry 덧셈기와 Unbounded Fan-Out 덧셈기에 따른 비용을 같이 비교한다. 마지막으로, 분석한 비용과 NIST의 양자 후 보안 요구사항을 기반으로 경량암호 SPARKLE SCHWAEMM 알고리즘에 대한 양자 후 보안 강도를 평가한다. 양자 회로 구현 및 비용 분석에는 양자 프로그래밍 툴인 ProjectQ가 사용되었다.
양자 컴퓨터가 빠르게 발전됨에 따라 기존의 공개키 암호들이 기반하고 있는 난제인 소인수분해, 이산로그 문제를 다항 시간 안에 풀 수 있는 Shor 알고리즘에 의해 기존 암호의 보안 강도 약화 및 무력화 시기가 다가오고 있다. NIST에서는 양자 컴퓨터 시대에 대비하여 양자 컴퓨터가 등장하더라도 안전한 암호인 양자내성암호에 관한 공모전을 개최하였다. 양자 컴퓨터 환경에서 암호 분석을 통해 암호의 보안 강도를 확인할 수 있는데, 이를 위해서는 암호를 양자회로로 구현해야한다. 본 논문에서는 NIST PQC 공모전의 4 라운드 후보 알고리즘인 HQC (Hamming Quasi-Cyclic)의 PKE (Public Key Encryption) 버전에 대한 키 생성 및 인코딩 연산 중 핵심 역할을 하는 바이너리 필드 산술과shortened Reed-Solomon 코드의 인코딩 연산에 대한 최적화된 양자회로 구현을 제안하고, 이를 위해 필요한 자원을 추정한다.
최근에는 양자 컴퓨터의 빠른 연산의 장점이 알려지면서 큐비트를 활용한 양자회로에 대한 관심이 높아지고 있다. 그루버 알고리즘은 n-bit의 보안 레벨의 대칭키 암호와 해시 함수를 n/2-bit 보안 레벨까지 낮출 수 있는 양자 알고리즘이다. 그루버 알고리즘은 양자 컴퓨터상에서 동작하기 때문에 적용 대상이 되는 대칭키 암호와 해시함수는 양자 회로로 구현되어야 한다. 이러한 연구 동기로, 최근 들어 대칭키 암호 또는 해시 함수를 양자 회로로 구현하는 연구들이 활발히 수행되고 있다. 하지만 현재는 큐비트의 수가 제한적인 상황으로 최소한의 큐비트 개수로 구현하는 것에 관심을 가지고 효율적인 구현을 목표로 하고 있다. 본 논문에서는 국산 해시함수 LSH 구현에 큐빗 재활용, 사전 연산을 통해 사용 큐빗 수를 줄였다. 또한, Mix, Final 함수와 같은 핵심 연산들을 IBM에서 제공하는 양자 프로그래밍 툴인 ProjectQ를 사용하여 양자회로로 효율적으로 구현하였고 이에 필요한 양자 자원들을 평가하였다.
특정 문제를 효율적으로 모델링하고 해결할 수 있는 자체적인 특성을 가지고 있는 양자 컴퓨터는 다양한 컴퓨팅 분야에서 강세를 보일 것으로 기대된다. 이러한 양자 컴퓨터는 가까운 미래에 암호학계에 다가올 가장 큰 위협으로 여겨지고 있다. 공개키 암호와는 달리 대칭키 암호에서 기반하고 있는 문제들은 양자 컴퓨터에 대해 아직은 안전할 것으로 여겨지지만, 안전한 양자 후 보안 시스템을 구축하기 위해 이에 대한 파급력을 확인하는 연구들이 수행되고 있다. NIST는 대칭키 암호 AES에 대한 상대적인 양자 공격 비용에 따라 양자 후 보안 강도를 추정하고 있으며, 이에 본 논문에서는 AES에 대한 양자 회로를 구현하고 공격 비용을 추정하는 다양한 연구들에 대해 살펴본다.
최근 다른 두께로 조합된 양자 우물 구조를 이용한 연구가 다음과 같이 각각 다른 목적으로 진행되고 있다. 이러한 불균일 양자 우물 구조는 주로 광대역폭 반도체 광 증폭기를 위한 구조$^{l),2)}$ 광대역폭 Superluminescent Diode에 적용하기 위한 구조, $^{3)}$ 광대역폭 및 온도 비의존성 면발광 레이저를 위한 구조$^{4)}$ 로 이용되고 있으며 10여년 전에는 파장 조절 및 파장 스위칭을 위한 구조로 연구되었다.$^{5).6)}$ 이들 소자의 실현을 위해 우선 불균일 양자 우물 구조의 특성을 알아볼 필요가 있다. 본 연구에서 사용한 양자 우물 구조는 그림 1과 같이 각 양자 우물의 두께가 다르게 분포되어 있다. 그리고 이 구조를 CBE로 성장하고 릿지형 반도체 레이저를 제작하여 공진기 길이와 주입전류에 따른 발광 파장 특성으로부터 불균일 양자 우물 구조에서의 캐리어 분포 특성을 유추하였다. (중략)
본 논문은 통합 비디오 코덱에 적용할 수 있는 DCT와 양자화 회로에 대한 고성능 구조를 제안한다. 제안된 구조는 JPEG, MPEG-1/2/4, H.264, VC-1과 같은 동영상 압축 표준들에 사용되는 모든 변환과 양자화에 적용할 수 있다. 통합 DCT 회로 구조를 위해 8x8 DCT의 변환행렬을 재배치하는 순열행렬을 정의하였고 $4{\times}4$ DCT의 변환행렬과 통합하기 위해 $8{\times}8$ 변환행렬을 4개의 $4{\times}4$ 변환행렬로 나누었다. $8{\times}8$ DCT는 재배치와 분할된 변환행렬을 기반으로 $4{\times}4$ DCT 연산을 반복하여 수행된다. 구현된 회로는 사용자가 변환 계수를 입력하기 때문에 앞으로 등장할 어떤 종류의 DCT 변환에도 매우 쉽게 확장할 수 있다. DCT 회로의 곱셈기들은 회로 크기를 최소화하기 위해 양자화 회로에서 사용되는 곱셈기들과 공유하였다. 이때, 양자화 회로는 회로 구현에 필요한 자원과 처리 시간의 증가 없이 DCT 회로와 통합된다. 제안된 DCT와 양자화 회로는 RTL로 구현하였고 FPGA가 탑재된 보드에서 동작을 검증하였다.
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[게시일 2004년 10월 1일]
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