넓은 통과대역과 좁은 천이대역폭을 갖는 디지털 필터는 이동통신 장비의 CODEC이나 의료장비등에 사용된다. 이러한 주파수 특성을 갖는 디지털 필터는 다른 주파수 특성의 디지털 필터에 비해 계수 및 내부신호의 양자화 영향을 크게 받기 때문에 긴 워드 길이가 요구되며 이로 인해 칩의 면적 및 소모 전력이 증가한다. 본 논문에서는 이러한 주파수 특성을 갖는 디지털 필터의 저전력 구현을 위하여 CPL (Complementary Pass-Transistor Logic), 격자 웨이브 디지털 필터와 수정된 DIFIR (Decomposed & Interpolated FIR) 알고리듬을 이용한 설계 방법을 제시한다. CPL에서의 단락전류 성분을 줄이기 위하여 PMOS 몸체효과, PMOS latch 및 weak PMOS를 이용하는 3가지 방법에 대해 시뮬레이션을 통하여 비교한 결과 전파지연, 에너지 소모 및 잡음여유 면에서 PMOS latch를 사용하는 방법이 가장 유리하였다. 통찰력을 가지고 CPL 회로를 최적화하기 위해 CPL 기본구조에 대해 시뮬레이션 결과로부터 전파지연과 에너지 소모에 대한 경험식을 유도하여 트랜지스터의 크기를 정하는데 적용하였다. 또한 필터계수를 CSD (Canonic Signed Digit)로 변환하고 계수 양자화 프로그램을 이용하여 필터계수의 non-zero 비트수를 최소화시켜 곱셈기를 효율적으로 구현하였다. 알고리듬 측면에서 하드웨어 비용을 최소화하기 위해 수정된 DIFIR 알고리듬을 사용하였다. 시뮬레이션 결과 제안된 방법의 전력 소모가 기존 방법보다 38% 정도 감소되었다.
본 논문에서는 2D DWT(Discrete Wavelet Transform)를 이용하여 디지털 영상압축기를 FPGA에서 실시간 동작이 가능하도록 설계하였다. 구현된 웨이블릿을 이용한 영상압축기는 필터링을 수행하는 커널부와 양자화 및 허프만 코딩을 수행하는 양자화/허프만 코더부, 외부 메모리와의 인터페이스를 위한 메모리 제어부, A/D 컨버터로부터 영상을 받아들이기 위한 입력 인터페이스부, 불규칙적인 길이의 허브만 코드값을 32비트의 일정길이로 구성하는 출력 인터페이스부, 메모리와 커널사이 데이터를 정렬하는 메모리 커널 버퍼부, PCI와의 연결을 위한 PCI 입/출력부 그리고 그 밖에 타이밍을 맞추기 위한 여러 작은 모듈들로 구성된다. 열방향 읽기 동작을 행방향 읽기 동작으로 수행하기 위한 메모리 사상방식을 사용하여 외부 메모리에 영상을 저장하고 열방향의 수직 필터링 시 효율적으로 데이터를 메모리로부터 읽을 수 있게 한다. 전체적인 동작은 A/D 컨버터의 필드 신호에 동기하여 전체 하드웨어는 필드 단위로 파이프라인 동작을 하고 필드 단위의 동작은 DWT의 웨이블릿 필터링 레벨에 따라서 동작이 구분된다. 구현된 하드웨어는 APEX2KC EP20K600CB652-7의 FPGA 디바이스에서 11119(45%)개의 LAB와 28352(9%)개의 ESB를 사용하여 하나의 FPGA내에 사상될 수 있었고 부가적인 외부 회로의 필요없이 단일 칩으로써 웨이블릿을 이용한 영상압축을 수행할 수 있었다. 또한 33MHz의 속도에서 초당 30 프레임의 영상을 압축할 수 있어 실시간 영상 압축이 가능하였다.
본 논문에서는 3-레벨 인코딩 기법을 적용하여 시스템의 효율과 선형성을 개선할 수 있는 새로운 구조의 EER 송신기를 제안하였다. 제안된 송신기는 첨두 전력 대 평균 전력비에 상관없이 동일한 크기의 신호만을 증폭하고, 채널대역 내의 양자화 노이즈를 감소시켜 높은 효율을 얻을 수 있으며, 포락선 신호와 위상 신호 간 시간 부정합 특성을 개선하여 높은 선형성을 가질 수 있도록 하였다. 130 nm CMOS 공정으로 제작된 송신기 칩은 8.5 dB의 첨두 전력 대 평균전력비를 갖는 LTE 20 MHz 신호에 대해 2.13 GHz의 반송주파수에서 3.7 %의 오류 벡터 크기와 37.5 dBc의 인접 채널 누설비 특성을 보인다.
기술이전과 사업화는 매우 어려운 과제이며 국내 기술혁신 부문의 해묵은 과제 중 하나이다.특히 기술이전의 주체가 공공기관일 경우 더욱 성과가 저조한데 이는 개발기술 자체의 특성 보다는 개발자의 의식, 기술이전체제, 기술도입자의 기술수용능력, 기술사업화여건 등 여러 가지 요인에 기인한다. 본 연구는 사례분석을 통해 기술사업화 영향요인들을 구체적으로 살펴보았다. 사례분석대상과제는 국내 대표적 정부출연연구기관인 한국생명공학연구원의 초소형바이오칩 분석시스템개발기술로 하였다. 심층면접조사를 통한 사례분석 결과 기술의 시장화가능성, 개발자의 사업화 의지, 기술수용자의 보완자산 및 기술흡수능력, 양자간의 목표부합성 등이 중요한 요인임을 알 수 있다.
본 논문에서는 저전력 휴대 멀티미디어 SoC를 위한 새로운 H.264 디블록킹 필터를 제안하였다. H.264 디블록킹 필터는 처리되는 화소값의 차이가 어떤 특정 조건을 만족하면 필터링의 일부 또는 전부를 수행하지 않아도 된다. 더욱이 양자화 계수값이 16 미만일 때에는 필터링 전체를 수행하지 않아도 된다. 이러한 특성을 이용하면 동작중에 디블록킹 필터 전체 또는 일부분을 가동 중단시킴으로서 전력 소모를 크게 줄일 수 있다. 제안하는 디블록킹 필터는 간단한 제어 회로를 사용하여 블록의 일부 또는 전부를 가동 중단시킬 수 있으며, 단일 하드웨어로 수평방향 필터링과 수직방향 필터링을 동시에 수행할 수 있다. 제안하는 저전력 디블록킹 필터는 $0.35{\mu}m$ 표준 셀 라이브러리 공정을 사용하여 실리콘 칩으로 구현되었다. 게이트 수는 약 20,000 게이트, 최대 동작 주파수는 108MHz, 최대 처리능력은 CCIR601 형식에서 30 frame/s이다.
본 논문에서는 작은 면적을 갖는 저전력 스위치-매트릭스 구조의 델타-시그마 D/A 변환기용 준 디지털 FIR 재생필터를 제안하였다. 제안된 재생필터는 계수를 7 비트로 양자화하고 각 비트 값에 대응하는 전류를 생성하는 7 개의 전류원을 사용하는 구조로 205 개의 탭을 가지며 1419 개의 스위칭 트랜지스터로 구현되었다. 제안된 필터는 0.25 um CMOS공정을 이용하여 설계되었으며 전체 칩 면적은 1.5 mm$^{2}$으로 2.5 V에서 3.8 mW의 소비 전력을 갖는다. 모의실험 결과 104 dB의 다이나믹 레인지와 -84 dB의 대역 밖의 노이즈 허용값을 나타내어 고해상도 오디오용 DAC에 적합하다.
IEEE 802.11a에 의해 규정되어진 데이터 전송속도 12Mbps, 부호화 율 1/2, 구속장이 7인 무선 LAN용 비터비 디코더의 이론적인 성능분석을 위해서 Cramer법칙을 이용하여 전달함수를 구하고 가산성 백색 가우시안 잡음 환경하에서 각 구속장 별 첫 번째 사건에서의 에러 확률과 비트 에러 확률을 구하였다. 설계과정에서는 4 비트 연성판정을 위해 입력 심볼을 16단계로 양자화 하였으며, 역 추적을 위한 방식으로 메모리를 사용하는 대신 레지스터 교환방식을 사용함으로써 다수결 결정이 가능한 구조를 제시하였다. 구현과정에서는 12Mbps 고속의 데이터를 처리하기 위해 파이프 라인을 적용한 병렬구조를 갖는 비터비 디코더와 가산성 백색 가우시안 잡음 설계를 FPGA 칩을 사용하여 구현하여 실시간 환경에서 성능검증을 하였다.
고출력 반도체 레이저 다이오드는 발진 파장 및 광 출력에 따라 다양한 분야에 응용되고 있으며, 특히 발진파장이 808 nm 및 1470 nm 인 고출력 레이저 다이오드의 경우 재료가공, 펌핑용 광원 (DPSSL, 광섬유 레이저), 의료, 피부미용 (점 제거), 레이저 다이오드 디스플레이 등 가장 다양한 응용분야를 가진 광원 중의 하나라고 할 수 있다. 일례로 재료가공의 경우, 레이저 용접, 레이저 인쇄, 하드디스크의 레이저 텍스쳐링 등 그 응용분야는 무수히 많으며, 최근에는 미래 성장동력 사업의 하나로 중요한 이슈가 되는 태양전지에서 에지 분리 (edge isolation), ID 마킹, 레이저 솔더링 등에서 필수불가결한 광원으로 각광받고 있다. 808 nm 대역 In(Ga)AlAs quantum dots laser diode (QDLD) 성장을 위하여 In(Ga)AlAs QD active 와 In(Ga)AlAs QD LD 성장으로 크게 분류하여 여러 가지 test 실험을 수행하였다. 우선 In(Ga)AlAs QD LD 성장에 앞서 high power LD에 적용 가능한 GaAs/AlGaAs quantum well의 성장 및 전기 측정을 수행하여 그 가능성을 보았다. In(Ga)AlAs QD active layer의 효과적인 실험 조건 조절을 위해 QD layer는 sequential mithod (ex. n x (InGaAlAs t sec + InAs t sec + As 10 sec)를 사용하였다. In(Ga)AlAs QD active layer는 성장 온도, 각 sequence 별 시간, 각 source 양, barrier 두께 조절 및 타입변형, Arsenic flux 등의 조건을 조절하여 실험하였다. 또한 위에서 선택된 몇 가지 active layer 를 이용하여 In(Ga)AlAs QD LD 성장 조건 변화를 시도하였다.
DMT 기반의 VDSL 모뎀, OFDM 방식의 DVB 모뎀 등 다중 반송파 변조 시스템에서 핵심 블록으로 사용되는 8192점 FFT/IFFT 프로세서를 설계하였다. 새로운 2단계 수렴 블록 부동점 (two-step convergent block floating-point; TS_CBFP) 스케일링 방법을 제안하여 설계에 적용하였으며, 이를 통해 FFT/IFFT 출력의 신호 대 양자화 잡음 비 (signal-to-quantization-noise ratio; SQNR)가 크게 향상되도록 하였다. 제안된 TS_CBFP 스케일링 방법은 별도의 버퍼 메모리를 사용하지 않아 기존의 방법에 비해 메모리를 약 80% 정도 감소시키며, 따라서 칩 면적과 전력소모를 크게 줄일 수 있다. 입력 10-비트, 내부 데이터와 회전인자 14-비트, 그리고 출력 16-비트로 설계된 8192점 FFT/IFFT 코어는 약 60-㏈의 SQNR 성능을 갖는다. 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과. 약 76,300 게이트와 390K 비트의 RAM, 그리고 39K 비트의 ROM으로 구현되었다. 시뮬레이션 결과, 50-MHzⓐ2.5-V로 안전하게 동작할 것으로 평가되었으며, 8192점 FFT/IFFT 연산에 약 164-$\mu\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어는 Xilinx FPGA에 구현하여 정상 동작함을 확인하였다.
본 논문에서는 고성능 루프내 필터를 위한 SAO 하드웨어 구조 설계에 대해 기술한다. SAO는 루프내 필터 내부 모듈이며, 블록 단위 영상 압축 및 양자화 등에서 발생하는 정보의 손실을 보상하는 기술이다. 하지만, HEVC의 SAO는 픽셀 단위 연산을 수행하기 때문에 높은 연산 시간을 요구한다. 따라서 본 논문에서 제안하는 SAO 하드웨어 구조는 고속연산을 위해 $4{\times}4$ 블록 연산과 2단 파이프라인 구조를 기반으로 한다. SAO 연산을 위한 정보생성 및 offset 연산구조는 병렬구조로 설계하여 연산시간을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 130nm 및 65nm 셀 라이브러리로 합성을 진행하였다. 130nm에서 최대 동작 주파수는 476MHz이고, 전체 게이트 수는 163k이다. 65nm에서 최대 동작 주파수는 312.5MHz이고, 전체 게이트 수는 193.6k이다.
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[게시일 2004년 10월 1일]
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