• 제목/요약/키워드: 압축칩

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레이다와 전파신호처리 기술(I)

  • 곽영길
    • 한국전자파학회지:전자파기술
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    • 제5권1호
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    • pp.100-110
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    • 1994
  • 레이다 신호는 대표적인 전자파 신호로서 주변환경에 따라 시간, 주파수, 공간 영역에서 고유한 신호특성을 가지고 있으며, 신호처리 기법도 다양하다. 본 논문에서는 먼저 레이다를 위한 전파 신호처리 의정의와 필요성을 언급한뒤, 레이다 신호환경 특성을 살펴보고 신호처리를 위한 신호의 시간 및 스펙트럼 특성에 대해 기술하였다. 그리고, 신호특성에 적합한 신호처리기의 구현을 위해 레이다 신호처리에 관 련된 주요 기법에 대해 개괄적으로 설명하였다. 레이다 신호처리 분야는 일반적으로 잘 알려진 음성이 나 영상신호처리 분야와 달리 고유한 알고리듬과 구조가 요구된다. 신호처리기법으로서 레이다 파형설 계, 해상도 모호성, 펄스압축, 클러터제거, 도플러처리, 일정오경보탐지, 클러터 지도, 표적군 형성/ 추출, 표적식별, 레이다영상기법, 적응배열처리 등에 관해 개괄적으로 설명하였다. 레이다 선호처리 기술은 "스마트"한 레이다를 위한 두뇌 역할을 하기때문에 그 필요성과 중요성이 증가하고 있다. 그러나, 고속, 대용량의 신호를 주어진 빔 주사시간동안에 실시간으로 처리하여 표적 정보를 추출해야 하기 때문에 아직도 상용 프로세서의 속도 한계내에서 알고리듬의 수행에 다소 제약을 받고 있으나, 최근 디지탈 신호처리 전용의 고속 칩의 출현으로 많은 발전을 가져오고 있다. 끝으로, 향후 레이다 신호처리 발전 추세와 응용분야에 대해 살펴보았다. 응용분야는 군수 및 민수용의 겸용 파급효과가 매우 크고, 군용의 대공탐색 및 조기경보, 전장감시뿐만 아니라 전투기 탑재용으로 필수적이며, 특히 민수용의 공 항, 항공기, 선박, 위성 등 매우 다양하다. 최근 발전추세에 따른 기술로서 다중모드 신호처리, 고집적 회로기술, 적응배열, 디지탈 빔형성, 적응성, 고분해능 및 방향성, 표적식별, 다차원 신호처리에 대해 언급 하였다.

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H.264 변환 및 양자화 기능을 갖는 AMBA 기반 IP 구현 (Implementation of an AMBA-Based IP for H.264 Transform and Quantization)

  • 이선영;조경순
    • 대한전자공학회논문지SD
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    • 제43권10호
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    • pp.126-133
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    • 2006
  • 본 논문은 H.264 비디오 압축 표준에서 필요로 하는 순방향 및 역방향 변환과 양자화를 수행할 수 있는 AMBA 기반 IP에 대해서 기술하고 있다. 변환과 양자화 회로는 면적과 성능 측면에서 최적화되어 있으며, AMBA를 기반으로 동작하기 위해서 AHB 랩퍼 회로가 추가되었다. IP가 버스를 점유하는 시간과 비디오 데이터를 외부 메모리의 어느 위치에 저장할 것인지를 사용자가 지정할 수 있도록 설계하였다. Xilinx FPGA와 ARM9 프로세서를 장착한 플랫폼 보드를 사용하여 제안된 IP가 AMBA 표준에 근거하여 동작하는지를 검증하였다. $0.25{\mu}m$ 표준 셀을 사용하여 이 회로를 MPW 칩으로 제작하고 동작을 확인하였다.

음성 합성용 저전력 고음질 부호기/복호기 설계 및 구현 (Design and Implementation of the low power and high quality audio encoder/decoder for voice synthesis)

  • 박노경;박상봉;허정화
    • 한국인터넷방송통신학회논문지
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    • 제13권6호
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    • pp.55-61
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    • 2013
  • 본 논문은 음성합성에서 사용되는 오디오 부호기/복호기 설계 및 구현을 기술한다. 설계된 회로는 원래 음성 샘플대신에 연속되는 음성 샘플의 차를 부호화하는 방식으로 압축율은 4:1 이다. FPGA를 이용해서 각각의 기능을 검증하고, $0.35{\mu}m$ 표준 CMOS 공정을 이용하여 칩으로 제작해서 성능을 측정하였다. 시스템 클럭 주파수는 16.384MHz를 사용한다. THD(Total Harmonic Distortion)+n은 주파수에 따라서 -40dB에서 -80dB 값을 지니고, 전력 소모는 전원 전압 3.3V에서 80mW로써, 고음질과 저전력 소모를 요구하는 모바일 응용에 적합하다.

모바일 단말에서 H.264/AVC기반 소프트웨어 디코더 적용방안 (Application of Software Decoder Based on H.264/AVC in Mobile Device)

  • 정사균;장옥배;유철중;김은미
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 2005년도 춘계종합학술대회
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    • pp.800-803
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    • 2005
  • 모바일 단말 기반 동영상 서비스 기술에 관한 연구는 최근에 이르기까지 활발히 수행되고 있으며, 인터넷 기반에서 상용화가 가능한 기술 분야를 모바일에 응용하는 시도가 계속되고 있다. 모바일 단말 기반 영상서비스와 관련하여 최신형 모바일 단말에서는 관련기술을 하드웨어적으로 구현하거나 독자적 동영상 압축기술을 적용한 소프트웨어적 구현을 통하여 동영상 서비스를 제공하고 있다. 그러나 상당한 비율을 점하고 있는 기존 모바일 단말에서는 이들 하드웨어 칩이 없거나 추가적으로 애드온(add-on) 할 수 있는 표준적인 방법이 정해지지 않아 최신의 동영상 서비스 기술을 제공받을 수 없다. 따라서 시시각각으로 변화하는 모바일 동영상 서비스 환경에 적극적으로 대처하기 위해서는 소프트웨어적 해결방안이 필수적이라는 인식이 대두되고 있다. 본 연구에서는 모바일 단말에서 소프트웨어 디코더를 이용하여 기존 단말에서 뿐만 아니라 향후 최신단말에서도 적극적으로 대처하기 위하여 H.264/AVC 기반 소프트웨어 디코더를 모바일 단말에 적용하는 방안에 대하여 제안한다.

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Intel Xeon Phi 에서의 Aho-Corasick 알고리즘을 위한 메모리 친화적인 고성능 병렬화 (Memory-Efficient High Performance Parallelization of Aho-Corasick Algorithm on Intel Xeon Phi)

  • 쟌 느앗 프엉;정요상;이명호
    • 한국정보처리학회:학술대회논문집
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    • 한국정보처리학회 2014년도 춘계학술발표대회
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    • pp.87-89
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    • 2014
  • Aho-Corasick (AC) 알고리즘은 실시간 성능을 요하는 많은 응용 분야에 적용되는 스트링 매칭 알고리즘으로서, 한번에 여러 개의 패턴들을 동시에 매칭시키는 것이 가능하다. 본 논문에서는 Intel 의 Many Integrated Core (MICO 아키텍쳐인 Xeon Phi 칩 상에서 AC 알고리즘을 병렬화한다. 이를 위하여 AC 알고리즘에서 입력 데이터에 대하여 여러 개의 패턴들을 동시에 매칭시키는 데에 사용되는 Deterministic Finite Automaton 구조를 압축시키는 새로운 기법을 제안한다. 이 기법은 캐시 미스를 감소시켜서 XeonPhi 상에서 AC 알고리즘의 성능을 크게 향상시킨다.

고성능 HEVC 복호기를 위한 효과적인 Sample Adaptive Offset 하드웨어 설계 (The Hardware Design of Effective Sample Adaptive Offset for High Performance HEVC Decoder)

  • 박승용;이동원;류광기
    • 한국정보처리학회:학술대회논문집
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    • 한국정보처리학회 2012년도 추계학술발표대회
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    • pp.645-648
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    • 2012
  • 본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 SAO(Sample Adaptive Offset)의 하드웨어 구조 설계에 대해 기술한다. SAO는 양자화 등의 손실 압축에 의해 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC의 최대 블록 크기인 $64{\times}64$ 단위를 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 SAO 하드웨어 구조는 $8{\times}8$ 단위를 처리하는 연산기로 구성하여 하드웨어 면적을 최소화하였고, 내부레지스터를 이용하여 $64{\times}64$ 블록 크기를 지원한다. 또한 기존 SAO의 top-down 블록분할 구조에서 down-top 블록분할 구조로 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 $0.18{\mu}m$ 셀 라이브러리로 합성한 결과 동작 주파수는 250MHz, 전체 게이트 수는 45.4k 이다.

고성능 HEVC 복호기를 위한 효과적인 In-loop Filter 하드웨어 설계 (The Hardware Design of Effective In-loop Filter for High Performance HEVC Decoder)

  • 박승용;조현표;박재하;강병익;류광기
    • 한국정보처리학회:학술대회논문집
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    • 한국정보처리학회 2013년도 추계학술발표대회
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    • pp.1506-1509
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    • 2013
  • 본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 in-loop filter의 하드웨어 구조 설계에 대해 기술한다. in-loop filter는 deblocking filter와 SAO로 구성되며, 블록 단위 영상 압축 및 양자화 등에서 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC는 $64{\times}64$ 블록 크기까지 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 in-loop filter의 deblocking filter 모듈과 SAO 모듈은 최소 연산 단위인 $8{\times}8$ 블록 연산기로 구성하여 하드웨어 면적을 최소화하였다. 또한 SAO에서는 $8{\times}8$ 블록의 연산 결과를 내부레지스터에 저장하는 구조로 $64{\times}64$ 블록 크기를 지원하도록 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 180nm 셀 라이브러리로 합성한 결과 동작 주파수는 270MHz이고, 전체 게이트 수는 48.9k이다.

PC 기반 MPEG-4 비디오 코덱 구현을 위한 하드웨어 아키텍쳐 (Hardware Architecture for PC-based MPEG-4 Video CODEC)

  • 곽진석;임영권;박상규;김진웅
    • 방송공학회논문지
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    • 제2권2호
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    • pp.86-93
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    • 1997
  • 현재 급속히 성장하고 있는 다양한 멀티미디어 응용 분야들은 기존의 MPEG-1 및 MPEG-2에서는 제공할 수 없는 객체 기반의 영상 표현 및 조작 등의 새로운 기능들을 요구하고 있다. 이러한 기능들을 수용하기 위해 표준화가 진행 중인 MPEG-4 비디오는 하나의 영상을 여러개의 객체들로 분할한 뒤 각각의 영상 객체들을 독립적으로 부호화 함으로써 각 객체에 대한 사용자의 용이한 조작을 허용한다. 반면에 MPEG-4 비디오의 복잡하고 융통성 있는 구조는 VLSI 기술을 이용한 전용 하드웨어의 구현을 매우 어렵게 하며, 프로그램이 가능한 범용 DSP로 구현할 경우에도 높은 압축율을 제공하기 위해 요구되는 많은 계산량으로 인해 성능면에서 큰 제약을 받는다. 본 논문에서는 많은 계산량을 요구하는 동시에 융통성 있는 구조를 갖는 MPEG-4 비디오 코덱을 구현하기 위한 방법으로 프로그램이 가능한 고성능 DSP와 많은 계산량이 요구되는 움직임추정 및 보상을 수행하기 위한 전용 칩으로 구성된 하드웨어 아키텍쳐를 제안한다.

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IPv6 헤더 압축에서의 에러 복구방안 (Error Recovery Schemes with IPv6 Header Compression)

  • 하준수;최현준;서영호;김동욱
    • 한국정보통신학회논문지
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    • 제10권7호
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    • pp.1237-1245
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    • 2006
  • 본 논문에서는 대한민국 표준 암호 알고리즘인 ARIA를 하드웨어로 구현하였다. 하드웨어는 ASIC 이나 코어-기반 설계와 같은 여러 응용분야에 적합하도록 범용적으로 구현되었다. ARIA 알고리즘은 하나의 라운드 함수 블록과 하나의 키 생성 블록만을 구현하여 순차적으로 사용되도록 하였다. ARIA 알고리즘은 하드웨어나 소프트웨어적인 부가요소없이 단일 칩에서 동작 가능하게 설계되었다. 구현한 회로는 Altera사의 FPGA인 EPXAlOF1020Cl에서 19%의 자원을 사용함을 확인하였고, 36.35MHz의 클록 주파수에서 암호화 및 복호화시 최대 31O.3Mbps 로 동작하였다. 따라서 설계한 ARIA 하드웨어는 다수의 사용자를 대상으로 하거나 많은 양의 데이터 전송이 이루어져야 하는 전자상거래,이동통신,네트워크보안,자료의 저장 등의 여러 분야에서 활용될수 있을 것으로 생각된다.

네트웍 기반 자기베어링용 전력 증폭기 설계

  • 진재호;박종권;경진호;노승국
    • 한국정밀공학회:학술대회논문집
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    • 한국정밀공학회 2003년도 추계학술대회 논문요약집
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    • pp.115-115
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    • 2003
  • 최근 회전기계에 대한 세계적인 기술추세를 볼 때 해를 거듭할수록 더욱 정밀해지고 고속화에 대한 요구가 한층 증대되고 있으며 이러한 측면에서 여러 분야에 우수한 장점을 지니고 있는 능동적 자기베어링의 회전축계 활용에 대한 연구가 활발히 진행되고 있다. 특히 프랑스를 중심으로 한 미국, 일본 등이 이에 대한 연구를 활발하게 수행하여 고속 공작기계 스핀들을 비롯한 고진공 펌프 및 각종 터어빈, 압축기 등에 실용화시키는 단계에 있다. 그러나 국내 관련기술에 대한 연구는 연구소, 학계를 중심으로 실험실적인 기초연구로서 부분적으로 수행하는 단계에 있으며 관련분야 활용을 위한 본격적인 연구는 수행되지 못하고 있는 실정이고 이를 실용화시키기 위한 일환으로 능동적 자기 베어링의 회전 축계를 구성하고 있는 요소기술 중 하나인 전력 증폭기의 개발이 이뤄져야 할 필요성이 있는데 본 논문에서는 네트웍 기반 전력 증폭기 개발을 시도하였다. 전력 증폭기는 크게 리니어 앰프와 스위칭 앰프로 구분된다. 리니어 앰프의 경우 회로가 간단하고 노이즈가 비교적 작다는 장점이 있지만 전력손실 및 발열이 크기 때문에 에너지 측면에서 저 효율이라는 점과 따로 방열판을 부착해야 한다는 단점을 가지고 있고, 스위칭 앰프의 경우 전력손실이 작은 반면, 회로가 비교적 복잡하고 노이즈의 발생 가능성이 높다는 단점이 있다. 본 논문에선 위 두 가지 방식을 혼합한 혼합형 전력 증폭기로 설계하였다. 또한 기존에 전력증폭기의 경우 상위 주제어기로부터 제어량을 아날로그 신호로 통신하기 때문에 발생할 수 있는 EMI 노이즈신호에 대한 대책을 세워야 하는데 본 연구를 통해 개발된 전력증폭기는 따로 보조제어기(TMS320LF2406A)를 두어 상위 주제어기에 전력증폭기의 상태값을 궤환할 수 있도록 명령 신호체계를 전체 시스템의 샘플링 시간을 고려하여 비교적 전송 속도가 빠른 CAN(Controller Area Network)으로 구축하여 주제어기와 전력 증폭기간에 양방향 통신이 가능하도록 하였다. 이로써 전력증폭기의 상태정보를 알 수 있다. 따라서 본 논문에서는 칩 설계기술의 발전으로 가격대 성능비가 우수한 DSP(TMS320LF2406A)를 이용하여 과거의 아날로그 방식의 명령신호체계를 디지털 신호체계로 바꿈으로써 네트웍을 통해 전력증폭기의 상태진단 가능성을 검증한다.

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