본 연구에서는 정지궤도 통신위성의 보안을 위해 CCSDS 원격명령(Telecommand) 암호복호기를 구현하였다. CCSDS 원격명령 데이터링크(Datalink)의 보안 기밀성(Confidentiality)을 위해 데이터링크 계층(Layer)내의 트랜스퍼 부계층(Transfer Sublayer) 다음에서 암호화를 행하는 Option-A를 선정하고 64-비트 코드블록(Codeblock)에서 56-비트 데이터 비트의 암호화를 위해 DES CFB 모드를 사용하였다. A54X32 FPGA에 구현된 DES CFB 로직은 원격명령 암호복호기의 기능 검증을 위한 인터페이스 및 제어 로직과 함께 PCB 보드에 구현하였다. 기능시험용 PC를 사용하여 암호화된 원격명령을 생성하고 암호복호기에 전송한 뒤 복호화한 뒤 기능시험용 PC에 피드백하고 전송한 코드블록과 비교한다. 수행코드에 해당하는 릴레이 구동에 의한 LED ON 동작 및 측정된 코드블록 파형과 시뮬레이션 파형의 비교를 통해 원격명령 암호복호기의 기능을 검증하였다.
본 연구는 통신위성 원격측정명령처리기 성능검증모델 CCSDS 원격명령 암호복호 검증에 관한 것이다. 원격측정명령처리기 실험모델에 적용되었던 DES CFB 암호화 알고리즘의 보안성을 보다 강화하기 위해 3개의 키를 사용하는 3DES CFB 알고리즘을 원격측정명령처리기 성능검증모델에 구현하고 그것의 동작을 검증하였다. 3DES CFB 알고리즘에 따른 증가된 KEY와 IV를 위해 외부에 PROM을 두도록 하고 설정된 Index에 대한 키 및 IV를 가져와서 복호화 하도록 하였다. 설계된 3DES CFB 코어의 타이밍 시뮬레이션을 통해 동작 검증 후 Actel사의 A54SX32 FPGA에 구현하였다. 원격측정명령처리기 성능검증모델의 원격명령 암호 복호화 기능 검증을 위한 시험환경을 구축하고 원격측정명령처리기 성능검증모델에 원격명령 전송, 암호 복호화 후 수행코드 모니터링 및 수행에 의한 LED On/Off 확인을 통해 3DES CFB 원격명령 복호화 기능을 검증하였다.
M.Naor와 A.Shamir의 시각암호는 기존의 비밀 분산법에서 분산/복호시 연산량이 많은 것과는 달리 인간의 시각에 의해서 직접 복호될 수 있는 방식이다. 본 논문에서는 시각암호의 화장 방식인 복수 화상을 숨기는 방식에서 숨기려는 비밀화상의 수가 증가함에 따라 share 크기가 기하 급수적으로 커지는 문제점을 해결하기 위하여 고정 가중치부호의 해밍 거리를 조정하여 share 크기를 줄이는 방법을 제안한다.
시각암호는 기존의 비밀 분산법이 비밀을 분산/복호시의 방대한 연산량을 수반하는 것과는 달리 인간의 시각에 의해 직접 복호되기 때문에 복잡한 연산이 필요없는 방식이다. 본 논문에서는 중첩하는 슬라이드의 매수에 따라 복수의 비밀화상이 복원되는 시각암호에 대해 알아보고, 그 안전성을 검증한다. 분산하고자 하는 비밀화상의 수가 증가함에 따라 크기가 기하 급수적으로 커지기 때문에 복원화성의 인식이 어렵게 된다. 따라서 고정 가중치 부호의 해밍 거리를 조정하여 줄임으로서 복원화상의 해상도를 개선하는 방법을 제안한다.
공개키 암호 알고리즘은 암호화에 사용되는 공개키와 복호화에 사용되는 비밀키가 서로 다르며, 공개키는 공개되고 비밀키는 비밀로 유지되어 소유자만이 알고 있다. 이러한 알고리즘의 암호화 함수는 한 방향으로의 계산은 매우 쉬우나, 특별한 정보 없이 반대 방향으로 계산하는 것은 매우 어려운 성질이 있도록 하기 위하여 계산상 풀기 어려운 문제에 기반하여 연구되고 있다. 본 논문에서는 정수계획법에 기반한 계산상 풀기 어려운 문제를 이용하여 새로운 공개키 암호 알고리즘을 제안한다. 먼저 정수 계획법에 대하여 소개하고 비밀키와 공개키의 생성 과정을 보인다. 공개키로 이용되는 행렬을 평문에 곱하여 암호문을 만들고 공개키와 비밀키의 생성 과정을 보인다. 공개키로 이용되는 행렬을 평문에 곱하여 암호문을 만들고 공개키와 비밀키를 이용한 복호화 행렬을 이용하여 평문을 복원한다. 이 알고리즘의 키 생성 방식은 기존의 배낭꾸리기 암호 시스템의 방식과 유사하지만 배낭꾸리 시스템의 비밀키에서 나타나는 취약점을 보완하였다.
최근 개인 정보 보호를 위해 주목 받고 있는 동형암호 알고리즘은 암호화된 상태로 덧셈과 곱셈 연산이 가능하여, 연산을 위한 복호화 과정 없이 데이터에 대한 가공이 가능하다. 따라서 이러한 동형암호 알고리즘이 개인 정보 보호를 위한 방법으로 떠오르고 있으며, 특히 완전동형암호 알고리즘의 경우 덧셈과 곱셈 연산을 모두 지원하며, 유효 연산 횟수에도 제한이 없어 응용 분야에서 널리 활용될 것으로 예상된다. 그러나, 완전동형암호 알고리즘의 경우 암호문의 크기가 평문대비 크게 증가하고, 다항식으로 구성된 암호문의 덧셈 및 곱셈 연산도 복잡하여 이에 대한 가속이 필요한 실정이다. 이에 FPGA 기반의 동형암호 가속기 개발이 많이 연구되고 있으며, 이를 통해 동형암호 연산의 특징을 이해하고 가속기 연구 동향을 알아보려 한다.
절대 클럭 동기를 요구하는 동기식 스트림 암호 통신 시스템에 사이클 슬립 현상이 발생하면 암, 복호기간에 난수 동기가 이탈된다. 난수 동기 이탈 현상이 발생하면 통신을 할 수 없을 뿐 아니라 수신 시스템을 오작동 시킬 수 있다. 이러한 위험성을 줄이기 위하여 암호문에 동기 패턴과 세션 키를 주기적으로 삽입하여 재동기를 이루는 연속 재동기 방법을 흔히 사용한다. 연속 재동기 방식을 사용하면 비교적 안정된 암호 통신을 할 수 있으나 몇가지 문제점을 갖고 있다. 본 논문에서는 OSI 7계층중 링크 계층의 프로토콜로 HDLC 방식을 사용하는 통신 체계에서 운용되는 동기식 스트림 암호 통신 시스템에 적합하고 연속 재동기 방식의 문제점들을 해결할 수 있는 적응 재동기 방식을 제안하였다. 제안된 적응 재동기 방식에서는 HDMC 프레임의 주소 체계 특성을 이용하여 난수 동기 이탈이 발생한 경우에만 재동기를 이루는 방법을 사용하였다. 즉, 각 단위 측정 시간 동안의 HDLC 프레임의 주소 영역 수신률을 측정하여 이것이 역치보다 적은 경우에만 난수 동기 이탈이 발생한 것으로 판단하여 재동기를 이루는 방법을 사용하였다. 적응 재동기 방식은 연속 재동기 방식보다 효율적이며 주기적으로 동기 패턴과 세션 키를 전송하는 것에 따른 문제점을 해결하였다. 제안된 알고리즘을 HDLC 프로토콜을 사용하는 패킷 암호 통신에서 운용되는 동기식 스트림 암호 통신 시스템에 적용하여 시험한 결과, 연속 재동기에 비해 오 복호율 R_e 오 복호된 데이터 비트수 D_e에서 훨씬 향상된 성능을 나타내는 것을 확인하였다.
사물인터넷 기술이 활성화되면서 원격 접속 및 제어가 가능한 스마트 가전기기의 보급이 증가하고 있다. 이에 따라 스마트 가전 기기의 보안취약점을 이용하여 개인정보 유출, 프라이버시 침해 등 사이버 보안 관련 범죄도 같이 증가하는 추세이다. 최근 저성능 디바이스에서 경량 암호를 이용한 안전성 보장 방안에 대한 연구가 진행 중이나, 저성능 디바이스에서 4K/2160p 이상의 영상 데이터를 실시간으로 암·복호화하는 것은 높은 지연시간을 발생시킨다. 본 연구에서는 하드웨어 기반 암호 알고리즘 가속기를 이용하여 저성능 디바이스에서도 구현 가능한 대용량 영상데이터 실시간 암·복호화 시스템을 제안한다.
동기식 스트림 암호 통신 시스템은 수선 클럭의 사이클 슬립 등에 의하여 난수 동기 이탈을 발생하는 문제점을 갖고 있다.난수 동기 이탈이 발생하면 통신을 할 수 없을 뿐 아니라 복호된 데이터는 임의의 값을 가지므로 수신 시스템을 오동작시킬 수도 있다. 이러한 위험성을 줄이기 위하여 암호문에 동기 신호와 세션 키이를 일정 간격으로 삽입하여 주기적으로 재동기를 이루는 연속 재동기 방식을 사용한다. 연속 재동기 방식을 사용하면 비교적 안정된 암호 통신을 할 수 있으나 몇 가지 문제점을 갖고 있다. 본 논문에서는 LAPB 프로토콜을 사용하는 암호 통신 시스템에 적합하고 연속 재동기 방식의 문제점들을 해결 할 수 있는 적응 재동기 방식을 제안하였다. 제안된 적용 재동기 방식은 단위 측정 시간 동안 측정된 LAPB 프레임의 주소 영역 수신률이 문턱 값보다 적은 경우에만 재동기를 이루는 방법을 사용하여 주기적으로 재동기를 이루는 기존의 연속 재동기 방식의 문제점들을 해결하였다. 제안된 알고리즘을 LAPB 프로토콜을 사용하는 X.25 패킷 암호 통신에서 운용되는 동기식 스트림 암호 통신 시스템에 적용하여 시험한 결과, 연속 재동기에 비해 오 복호율 E_rate와 오 복호된 데이터 비트 수 E_data에서 10배 향상시켰는데 이것은 전송하는 총 데이터 량을 약 11.3% 감축시키는 효과와 동일하다.
3가지 키 길이(128, 192, 256 비트)를 지원하는 AES Rijndael 암호 알고리즘에서 라운드 키를 빠르게 생성하는 것은 고성능 AES 암호 프로세서를 개발하는데 있어서 핵심적인 요소이다. 본 논문에서는 암호 및 복호 동작이 동일 칩 상에 구현되는 파이프라인 및 반복 구조 AES 프로세서에 모두 적용 가능한 라운드 키생성기를 제안한다. 제안된 라운드 키 생성기는 2개의 모듈(Key_exp_m, Key_exp_s)의 조합으로 구성되며, 모듈화되고 면적 효율적인 구조를 갖고 있다. 3가지 키 길이와 암호 및 복호 동작을 내장한 반복구조 AES 프로세서용 라운드 키 생성기는 0.25um CMOS 표준 셀 라이브러리를 사용할 경우 약 7.8ns의 지연시간을 갖고 있으며 약 17,700개의 게이트로 구성된다.
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[게시일 2004년 10월 1일]
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