• Electrical & Electronic Materials
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• v.4 no.4
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• pp.304-311
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• 1991

본 연구에서는 p형(100) 실리콘 기판 위에 LPCVD법으로 산화막과 다결정 실리콘을 증착하고 그 위에 Magnetron Sputtering법으로 티타늄을 500.angs.을 증착한 후, 열처리 온도 500-900.deg.C 사이에서 열처리 시간을 변화시키면서 N$_{2}$ 분위기 속에서 급속 열처리하여 티타늄 실리사이드를 형성하고 그 특성을 조사하였다. 500-600.deg.C 온도 범위에서 10초간 열처리한 시료에서는 실리사이드상은 나타나지 않고, 산소등의 불순물이 티타늄 박막 내로 확산되어 600.deg.C에서 면 저항이 최대값을 보였으며 열처리 온도는 675-750.deg.C로 높이자 TiSi상이 나타나면서 면저항이 감소되고 결정립의 크기가 크게 증가하였다. 또한 열처리온도 800.deg.C에서 나타나기 시작한 TiSi$_{2}$상은 열처리 온도 850.deg.C까지 TiSi상과 공존하면서 면저항과 reflectance는 계속 감소했다. 900.deg.C에서 10초간 열처리한 시료에서는 orthorhombic구조의 완전한 실리사이드 상만 나타났다. 최종적인 티타늄 실리사이드 박막의 두께는 1200.angs.이며 비저항은 18.mu..OMEGA.cm였다.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2002.05a
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• pp.74-78
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• 2002

MEMS공정을 이용하여 폴리실리콘의 piezoresistivity를 이용한 스트레인 센서어레이를 제작하였고, 이 센서 어레이를 flexible substrate에 패키징하는 공정을 개발하였다. 실리콘 웨이퍼에 표면 가공(surface micromachining)된 센서는 폴리이미드 코팅, release-etch 방법을 통해 웨이퍼로부터 분리되어 폴리이미드를 기판으로 하는 flexible sensor array module을 완성할 수 있었다. 공정은 희생층과 절연층을 증착하고 폴리실리콘 0.5 $\mu\textrm{m}$을 증착, 도핑 및 패터닝하여 센서 어레이를 구성하였다. 이 센서어레이를 flexible substrate에 패키징 하기 위해서 폴리이미드를 코팅하여 15 $\mu\textrm{m}$의 막을 구성하였고, 100% $O_2$RIE를 이용한 선택적 식각 방법으로 via hole을 구성하였다. 이후 전기도금을 통해 회로를 구성하여 1단계 패키징(die to chip carrier)과 2단계 패키징(chip to substrate)을 웨이퍼 레벨에서 완성하였다. 희생층을 제거함으로서 웨이퍼로부터 센서어레이 모듈을 분리하였다. 제작되어진 센서 모듈은 임의의 곡면에 실장이 가능하도록 충분한 flexibility를 얻을 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 1996.06a
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• pp.100-101
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• 1996

• Proceedings of the Korean Society of Laser Processing Conference
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• 2003.05a
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• pp.100-102
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• 2003

• 한국신재생에너지학회:학술대회논문집
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• 2010.06a
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• pp.81-81
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• 2010

유리기판위에 큰 결정입자를 갖는 실리콘 (폴리 실리콘) 박막을 제조하는 것은 가격저가화 및 대면적화 측면 같은 산업화의 높은 잠재성을 가지고 있기 때문에 그동안 많은 관심을 가지고 연구되어 오고 있다. 다양한 방법을 이용하여 다결정 실리콘 박막을 만들기 위해 노력해 오고 있으며, 태양전지에 응용하기 위하여 연속적이면서 10um이상의 큰 입자를 갖는 다결정 실리콘 씨앗층이 필요하며, 고속증착을 위해서는 (100)의 결정성장방향 등 다양한 조건이 제시될 수 있다. 다결정 실리콘 흡수층의 품질은 고품질의 다결정 실리콘 씨앗층에서 얻어질 수 있다. 이러한 다결정 실리콘의 에피막 성장을 위해서는 유리기판의 연화점이 저압 화학기상증착법 및 아크 플라즈마 등과 같은 고온기반의 공정 적용의 어려움이 있기 때문에 제약 사항으로 항상 문제가 제기되고 있다. 이러한 관점에서 볼때 유리기판위에 에피막을 성장시키는 방법으로 많지 않은 방법들이 사용될 수 있는데 전자 공명 화학기상증착법(ECR-CVD), 이온빔 증착법(IBAD), 레이저 결정화법(LC) 및 펄스 자석 스퍼터링법 등이 에피 실리콘 성장을 위해 제안되는 대표적인 방법으로 볼 수 있다. 이중에서 효율적인 관점에서 볼때 IBAD는 산업화측면에서 좀더 많은 이점을 가지고 있으나, 박막을 형성하는 과정에서 큰 에너지 및 이온크기의 빔 사이즈 등으로 인한 표면으로의 damages가 일어날 수 있어 쉽지 않는 방법이 될 수 있다. 여기에서는 이러한 damage를 획기적으로 줄이면서 저온에서 결정화 시킬 수 있는 cold annealing법을 소개하고자 한다. 이온빔에 비해서 전자빔의 에너지와 크기는 그리드 형태의 렌즈를 통해 전체면적에 조사하는 것을 쉽게 제어할 수 있으며 이러한 전자빔의 생성은 금속 필라멘트의 열전자가 아닌 Ar플라즈마에서 전자의 분리를 통해 발생된다. 유리기판위에 흡수층 제조연구를 위해 DC 및 RF 스퍼터링법을 이용한 비정질실리콘의 박막에 대하여 두께별에 따른 밴드갭, 캐리어농도 등의 변화에 대하여 조사한다. 최적의 조건에서 비정질 실리콘을 2um이하로 증착을 한 후, 전자빔 조사를 위해 1.4~3.2keV의 다양한 에너지세기 및 조사시간을 변수로 하여 실험진행을 한 후 단면의 이미지 및 결정화 정도에 대한 관찰을 위해 SEM과 TEM을 이용하고, 라만, XRD를 이용하여 결정화 정도를 조사한다. 또한 Hall효과 측정시스템을 이용하여 캐리어농도, 이동도 등을 각 변수별로 전기적 특성변화에 대하여 분석한다. 또한, 태양전지용 흡수층으로 응용을 위하여 dark전도도 및 photo전도도를 측정하여 광감도에 대한 결과가 포함된다.

• Journal of the Korean Ceramic Society
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• v.40 no.8
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• pp.770-776
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• 2003

#140 mesh and #600 mesh wheels were adopted to grind (111) and (100) oriented single crystalline silicon wafer and the grinding induced change of the surface integrity was investigated. For this purpose, microroughness, residual stress and phase transformation were analyzed for the ground surface. Microroughness was analyzed using AFM (Atomic Force Microscope) and crystal structure was analyzed using micro-Raman spectroscopy. The residual stress and phase transformation were also analyzed after thermal annealing in the air. As a result, microroughness of (111) wafer was larger than that of (100) wafer after grinding. It was observed using Raman spectrum that the silicon was transformed from diamond cubic Si-I to Si-III(body centered tetragonal) or Si-XII(rhombohedral). Residual stress relaxation was also shown in cavities which were produced after grinding. The thermal annealing was effective for the recovery of the silicon phase to the original phase and the residual stress relaxation.

• Proceedings of the Korean Vacuum Society Conference
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• 2000.02a
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• pp.106-106
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• 2000

반도체 소자가 미세화 됨에 따라 게이트 유전막으로 사용되는 SiO2의 박막화가 요구되나, boron penetration에 의한 Vt shift, 게이트 누설전류, 다결정 실리콘 게이트의 depletion effect 그리고 quantum mechanical effect 때문에 ~20 급에서 한계를 나타내고 있다. 이에 0.1$\mu\textrm{m}$이상의 design rule을 갖는 logic이나 memory 소자에서 요구되어지는 ~10 급 게이트 산화막은 SiO2(K=3.9)를 대신하여 고유전율을 갖는 재료의 채택이 필수 불가결하게 되었다. 고유전 박막 재료를 사용하면, 두께를 두껍게 해도 동일한 inversion 특성이 유지되고 carrier tunneling 이 덜하여 등가 산화막의 두께를 줄일 수 있다. 이러한 고유전박막 재료중 가장 활발히 연구되고 있는 재료는 Ta2O5, Al2O3, STO 그리고 BST 등이 있으나 Ta2O5, STO, BST 등은 실리콘 기판과 직접 반응을 한다는 문제를 가지고 있으며, Al2O3는 유전율이 낮의 재료가 최근 주목받고 있다. 본 실험에서는 ZrO2, HfO2 또는 그 silicates 등의 재료가 최근 주목 받고 있다. 본 실험에서는 ZrO2 박막의 증착조건에 따른 물리적, 전기적 특성 변화에 대하여 연구하였다. RCA 방식으로 세정한 P-type (100) 실리콘 기판위에 reactive DC sputtering 방법으로 압력 5mtorr, power 100~400W, 기판온도는 100-50$0^{\circ}C$로 변화시켜 ZrO2 박막을 증착한 후 산소와 아르곤 분위기에서 400-80$0^{\circ}C$, 10-120min으로 열처리하였다. 증착직후의 시편들과 열처리한 ZrO2 박막의 미세구조와 전기적 특성 변화를 관찰하였다. 우선 굴절율(RI)를 이용해 ZrO2 박막의 밀도를 예측하여 power와 기판온도에 따라 이론값 2.0-2.2 에 근접한 구조를 얻은 후 XRD, XPS, AFM, 그리고 TEM을 사용하여 ZrO2 박막의 chemical bonding, surface roughness 그리고 interfacial layer의 특성을 관찰하였다. 그리고 C-V, I-V measurement를 이용해 capacitance, 유전율, 누설전류 등의 전기적 특성을 관찰해 최적 조건을 설정하였다.

• Journal of the Korean Ceramic Society
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• v.39 no.12
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• pp.1149-1152
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• 2002

Indentation was used to analyze high pressure phases of silicon. Phase transformations on both loading time and loading rate were studied. Micro-raman spectroscopy was used to observe the indentation-induced transformations. As the loading time increased, Si-III and Si-XII disappeared and only a-Si was observed in (111) samples. As the loading time increased, the residual stress was removed by creation of cracks or dislocations. At 0.1 mm/min loading rate, pop-in . At 5 mm/min loading rate pop-in was observed in force/displacement curve of (111) sample, but pop-in was not observed in force/displacement curve of (100) sample. This result indicates that the loading rate affects the volume of phase transformation in silicon.

• 한국신재생에너지학회:학술대회논문집
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• 2010.06a
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• pp.74.1-74.1
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• 2010

단결정 실리콘 태양전지 공정에서 이방성 습식 식각 용액을 이용하여 기판 표면에 피라미드 구조를 형성하는 것을 텍스쳐링이라고 한다. 실리콘 기판의 표면을 식각하여 요철구조를 만들어줌으로써 셀 내부로 입사되는 광량을 증가시켜 태양전지의 단락 전류 및 효율 향상 효과를 얻을 수 있다. 일반적인 태양전지 공정에서는 요철구조를 형성할 시 따로 마스크를 사용하지 않으며, 태양전지 급 웨이퍼를 절삭손상층 식각 한 후, 강염기성 용액과 알코올의 혼합용액에 담가서 이방성 식각을 실시하여 요철 구조를 형성한다. 본 연구는 기존의 텍스쳐링 공정에서 사용되는 대표적인 용액인 수산화칼륨(potassium hydroxide, KOH)과 알코올의 혼합용액과 사메틸수산화암모늄(Tetramethylammonium Hydroxide, TMAH)과 알코올의 혼합용액에 Triton X-100 계면활성제를 각각 첨가하여 실험을 진행하였다. 식각된 태양전지용 실리콘 기판의 표면은 주사전자현미경(Scanning Electron Microscope)을 통하여 관찰하였고, 분광광도계(UV/VIS/NIR Spectrophotometer)로 반사도 값을 측정하여 기판의 특성을 평가하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2016.02a
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• pp.342-342
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• 2016

최근 반도체 제조 공정 기술이 발전함에 따라, 나노 영역에서의 열 및 전기 특성에 관련하여 깊이 있는 연구들이 많이 수행되고 있다. 그 중 반도체 기판의 표면 거칠기는 열전도도 및 전하 이동도와 밀접한 관련이 있으며 나노 소자의 특성을 결정짓는 중요한 요소가 된다. 표면이 거친 정도에 따라 포논 산란 작용이 열적 특성에 영향을 미치며 표면 거칠기와 상응하는 포논의 파장은 이를 산란시켜 열전도도를 감소시키는 것으로 보고되었다[1]. 또한, 트랜지스터의 소형화에 따라 수직 전계가 증가하며 그 결과, 표면 거칠기 성분이 표면에서의 전자 및 홀의 이동 특성에 영향을 미친다. 따라서 원자 층 두께의 표면 거칠기의 중요성이 부각되며 이에 대한 물성 연구가 수행되어야 한다. <100> 벌크 실리콘에서 약산 용액인 500-MIF를 이용하여 시간에 따라 dipping을 진행한 후 표면 거칠기의 변화를 profiler (Tencor P-2)로 측정하여 확인하였다. 거칠기는 dipping을 시작한 후 10분부터 18분까지 약 $3{\AA}/min$의 변화를 가지는 것으로 관측이 되었다. 또한 Hall measurement system으로 벌크 실리콘에서의 온도에 따른 전하 이동도를 측정하였다. 측정 결과, 300 K일 때 p-type 벌크 실리콘의 전형적인 전하 이동도 값인 약 $450cm^2/V{\cdot}s$을 얻었으며, 저온에서는 높은 이동도를 가지다가 온도가 증가할수록 이동도가 감소하는 형태를 확인하였다. 서로 다른 표면 거칠기를 가지는 반도체 기판을 저온부터 상온 이상까지 온도의 변화를 주어 그에 따른 전하 이동도를 측정하고 열전도도 및 전하 이동도의 특성을 분석하였다.