• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2000년도 제18회 학술발표회 논문개요집
• /
• pp.106-106
• /
• 2000

반도체 소자가 미세화 됨에 따라 게이트 유전막으로 사용되는 SiO2의 박막화가 요구되나, boron penetration에 의한 Vt shift, 게이트 누설전류, 다결정 실리콘 게이트의 depletion effect 그리고 quantum mechanical effect 때문에 ~20 급에서 한계를 나타내고 있다. 이에 0.1$\mu\textrm{m}$이상의 design rule을 갖는 logic이나 memory 소자에서 요구되어지는 ~10 급 게이트 산화막은 SiO2(K=3.9)를 대신하여 고유전율을 갖는 재료의 채택이 필수 불가결하게 되었다. 고유전 박막 재료를 사용하면, 두께를 두껍게 해도 동일한 inversion 특성이 유지되고 carrier tunneling 이 덜하여 등가 산화막의 두께를 줄일 수 있다. 이러한 고유전박막 재료중 가장 활발히 연구되고 있는 재료는 Ta2O5, Al2O3, STO 그리고 BST 등이 있으나 Ta2O5, STO, BST 등은 실리콘 기판과 직접 반응을 한다는 문제를 가지고 있으며, Al2O3는 유전율이 낮의 재료가 최근 주목받고 있다. 본 실험에서는 ZrO2, HfO2 또는 그 silicates 등의 재료가 최근 주목 받고 있다. 본 실험에서는 ZrO2 박막의 증착조건에 따른 물리적, 전기적 특성 변화에 대하여 연구하였다. RCA 방식으로 세정한 P-type (100) 실리콘 기판위에 reactive DC sputtering 방법으로 압력 5mtorr, power 100~400W, 기판온도는 100-50$0^{\circ}C$로 변화시켜 ZrO2 박막을 증착한 후 산소와 아르곤 분위기에서 400-80$0^{\circ}C$, 10-120min으로 열처리하였다. 증착직후의 시편들과 열처리한 ZrO2 박막의 미세구조와 전기적 특성 변화를 관찰하였다. 우선 굴절율(RI)를 이용해 ZrO2 박막의 밀도를 예측하여 power와 기판온도에 따라 이론값 2.0-2.2 에 근접한 구조를 얻은 후 XRD, XPS, AFM, 그리고 TEM을 사용하여 ZrO2 박막의 chemical bonding, surface roughness 그리고 interfacial layer의 특성을 관찰하였다. 그리고 C-V, I-V measurement를 이용해 capacitance, 유전율, 누설전류 등의 전기적 특성을 관찰해 최적 조건을 설정하였다.

• 한국세라믹학회지
• /
• 제40권1호
• /
• pp.69-76
• /
• 2003

리튬이차 박막전지로서, 실리콘 첨가(0, 2, 6, 10, 20㏖%)에 따른 주석 산화물 박막을 기판온도 30$0^{\circ}C$, Ar:O$_2$=7:3으로 R.F. magnetron sputtering법으로 제조하였다. 실리콘의 함량이 증가함에 따라, Si-O 결합량이 증가하고 Sn-O 결합량은 감소하였다. 적정량의 실리콘 첨가는 주석의 산화상태를 감소시켜 비가역성을 줄이고 충방전 동안 주석의 부피변화를 막아 사이클 특성이 향상되는 결과를 보여주었다. 6㏖% Si를 첨가한 주석 산화물 박막은 100사이클동안 700mAh/g의 용량을 가지는 가장 좋은 사이클 특성을 나타내었다.

• 한국진공학회지
• /
• 제15권4호
• /
• pp.427-433
• /
• 2006

자발적인 미세상 분리에 의해 실린더형의 규칙적인 배열을 형성하는 고분자 공중합체와 알루미늄의 양극산화에 의해 실린더형 기공 배열이 형성되는 알루미나 템플레이트를 이용하여 다양한 물질의 나노점 배열을 형성하였다. 펄스형 레이저 기상 증착법을 이용하여 은, 니켈, 산화아연, 실리콘, 코발트 / 백금 나노점 배열을 얻었는데, 나노점의 크기와 배열은 템플레이트의 기공 크기와 배열을 보여주었다. 이러한 템플레이트 기법을 이용하면 나노점의 밀도는 고 분자 공중합체와 알루미나의 경우 각각 $6{\times}10^{11}/cm^2$ 와 $1{\times}10^{10}/cm^2$ 이다. 이중 에르븀이 도핑된 실리콘 나노점과 ZnO 나노점 배열은 PL 측정을 통하여 물질의 광학성질에 관해 알아보았다. 에르븀이 도핑된 실리콘 나노점 배열은 $1.54{\mu}m$에서 강한 빛을 내며 ZnO 나노점 배열은 380 nm 에서 강한 PL 세기를 나타낸다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
• /
• pp.301-301
• /
• 2011

최근 고밀도 메모리 반도체의 재료와 빠른 응답을 요구하는 나노입자를 이용한 비휘발성 메모리 소자의 제작에 대한 연구가 활발히 진행되고 있다. 그에 따른 기존의 플래쉬 메모리가 가지는 문제점을 개선하기 위해서 균일하고 규칙적으로 분포하는 새로운 나노소재의 개발과 비휘발성, 고속 동작, 고집적도, 저전력 소자의 공정기술이 요구되고 있다. 또한 부유게이트에 축적되는 저장되는 전하량을 증가시키기 위한 새로운 소자구조 개발이 필요하다. 한편, 실리 사이드 계열의 나노입자는 금속 나노입자와 달리 현 실리콘 기반의 반도체 공정에서 장점을 가지고 있다. 따라서 본 연구에서는 화합물 중에서 비휘발성 메모리 장치의 전기적 특성을 향상 시킬 수 있는 실리사이드 계열의 바나듐 실리사이드(V3Si) 박막을 열처리 과정을 통하여 수 nm 크기의 나노입자로 제작하였다. 소자의 제작은 p-Si기판에 실리콘산화막 터널층(5 nm 두께)을 건식 산화법으로 성장 후, 바나듐 실리사이드 금속박막을 RF 마그네트론 스퍼터 시스템을 이용하여 4~6 nm 두께로 터널 베리어 위에 증착하고, 그 위에 초고진공 마그네트론 스퍼터링을 이용하여 SiO2 컨트롤 산화막층 (20 nm)을 형성시켰다. 여기서 V3Si 나노입자 형성을 위해 급속 열처리법으로 질소 분위기에서 800$^{\circ}C$로 5초 동안 열처리하여 하였으며, 마지막으로 열 기화 시스템을 통하여 알루미늄 전극(직경 200 ${\mu}m$, 두께 200 nm)을 증착하여 소자를 제작하였다. 제작된 구조는 금속 산화막 반도체구조를 가지는 나노 부유게이트 커패시터이며, 제작된 시편은 투사전자현미경을 이용하여 나노입자의 크기와 균일성을 확인했다. 소자의 전기적인 측정을 E4980A capacitor parameter analyzer와 Agilent 81104A pulse pattern generator system을 이용한 전기용량-전압 측정을 통해 전하저장 효과 및 메모리 동작 특성들을 분석하고, 열처리 조건에 따라 형성되는 V3Si 의 조성을 엑스선 광전자 분광법을 이용하여 확인하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
• /
• pp.423.1-423.1
• /
• 2014

본 발표에서는 실리콘 이종접합 태양전지에서 중요한 실리콘 웨이퍼 표면/계면 제어에 대하여 발표한다. 다시 말하여, 실리콘 웨이퍼 기판 세정공정 변화에 따른 실리콘 웨이퍼 표면의 소수전하수명(minority carrier lifetime, MCLT) 및 태양전지 소자특성 변화에 대하여 연구하였다. 구체적으로, 실리콘 웨이퍼 클리닝 최초단계로써 KOH damage etching 공정을 도입할 때, 이후 클리닝 공정을 통일하여 적용한 웨이퍼 표면의 MCLT 및 상기 웨이퍼를 이용하여 플라즈마 화학기상증착법(PECVD)을 통하여 제작한 태양전지 소자 효율은 KOH etching 시간이 10분일 때 최대치에 도달한 후 감소하였다. 또한, RCA1, RCA2, Piranha로 이루어진 웨이퍼 클리닝 단계의 사이에, 또는 맨 마지막에 묽힌 불산용액(DHF, 5 %) 처리를 하여 표면 산화막 제거 및 수소종단처리를 하여 기판의 passivation 특성을 향상시키고자 할 때, 불산용액 처리 순서에 따른 웨이퍼 표면의 MCLT 및 태양전지 소자 효율을 비교하였다. 그 결과, 묽은불산용액을 클리닝 단계 사이에 적용하였을 때의 MCLT 및 태양전지 소자의 특성이 더 우수하였다.

• 한국진공학회지
• /
• 제7권2호
• /
• pp.82-87
• /
• 1998

$O_2$기체에 $NH_3/O_2$기체를 첨가하여 실리콘 표면에 산화막을 형성하는 $NH_3/O_2$산화법 에 의한 산화공정시 반응석영관 외부에 방출하는 기체는 $N_2,O_2$및 $H_2O$이며 극소량의 $CO_2$, NO 및 $NO_2$가 검출되었다. 두 종류의 산화제($O_2$ 및 $H_2O$)가 산화에 기여하며 성장률은 $NH_3$및 $O_2$ 의 부분압과 온도에 의해 결정되며, 그 기울기는 건식 및 습식 산화법의 중간에 평행 하게 위치함을 확인하였다. Auger Electron Spectroscopy(AES) 측정결과 $NH_3/O_2$ 산화막은 정확한 $SiO_2$의 화학량론을 가지며 $SiO_2/Si$계면에 발생하는 결합을 억제하며 고정전하의 발 생을 최소화함을 알 수 있었다. $NH_3/O_2$ 산화막(470$\AA$)의 항복전압을 57.5Volt이며, C-V특성 곡선을 축정한 결과 플랫밴드 전압은 0.29Volt이며 곡선의 형태는 이상곡선과 일치하였다.

• 한국전자통신학회논문지
• /
• 제5권1호
• /
• pp.81-87
• /
• 2010

본 논문에서는 유기발광다이오드 적용을 위한 보호막 혹은 barrier 적용을 위하여 화학증착방법(CVD)를 이용한 실리콘 산화막을 형성하고, 산화막의 특성에 영향을 미치는 공정조건을 변화시켰다. 이로부터 HDP-CVD를 활용한 $SiO_2$박막 증착을 위한 최적의 공정조건은 $SiH_4:O_2$=30:60[sccm]유량, 소스와 기판과의 거리가 70 [mm], 기판에 Bias를 가하지 않은 조건인 경우 8~10[mtorr] 공정압력에서 매우 안정된 플라즈마 형성이 가능한 최적의 공정조건을 얻었다. 얻어진 공정조건으로 제작된 $SiO_2$산화막의 모콘테스트를 통한 투습율(WVTR)을 조사한 결과 2.2 [$g/m^2$_day]값으로 HDP-CVD로 제작된 $SiO_2$산화막은 유기발광다이오드용 보호막으로의 적용이 어려울 것으로 생각된다.

• 한국재료학회:학술대회논문집
• /
• 한국재료학회 2011년도 춘계학술발표대회
• /
• pp.35.2-35.2
• /
• 2011

나노와이어를 제작하는 많은 방법들 중에서 실리콘 기판을 무전해식각하여 실리콘 나노와이어를 제작하는 방법은 쉽고 간단하기 때문에 최근 많은 연구가 진행되고 있다. 무전해식각법을 이용한 실리콘 나노와이어 합성은 단결정 실리콘 나노와이어를 합성할 수 있고, p 또는 n형의 도핑 정도에 따라 원하는 전기적 특성의 기판을 선택하여 제작할 수 있다는 장점을 가지고 있다. 하지만 n형으로 도핑된 기판으로 나노와이어를 제작하였을 경우 식각으로 인한 나노와이어 표면의 거칠기로 인하여, 실제로는 n형 반도체 특성을 나타내지 않는 문제점을 가지고 있다. 따라서 본 연구에서는 무전해식각법으로 합성한 n형 나노와이어의 거칠기를 조절하고 filed-effect transistor (FET) 소자를 제작하여 나노와이어의 전기적 특성변화를 확인하였다. n형 나노와이어의 거칠기를 조절하기 위하여 열처리를 통해 표면을 산화시켰고, 열처리 시간에 따른 나노와이어 FET 소자를 제작하여 I-V 특성을 관찰하였다. 이때 절연막과 나노와이어 계면 사이의 결함을 최소화 하기 위하여 나노와이어를 poly-4-vinylphenol (PVP) 고분자 절연막에 부분 삽입시켰다. 나노와이어 표면의 거칠기는 high-resolution transmission electron microscopy (HRTEM)을 통하여 확인하였으며, 전기적 특성은 Ion/Ioff ratio, 이동도, subthreshold swing, threshold voltage 값 등을 평가하였다.

• 한국재료학회:학술대회논문집
• /
• 한국재료학회 2012년도 춘계학술발표대회
• /
• pp.99.2-99.2
• /
• 2012

현재 양산 중인 대부분의 결정질 실리콘 태양전지는 p-type 실리콘 기판의 전면에 인 (phosphorus) 을 확산시켜 에미터로 사용한 스크린 프린티드 태양전지 (Screen Printed Solar Cells) 이다. 위 태양전지의 단점은 p-type 기판의 광열화현상 (Light Induced Degradation) 문제와 후면 알루미늄 금속 전극으로 인한 휨 현상 등이 있다. 이러한 단점을 해결하기 위해 n-type 기판의 전면에 보론 (Boron) 을 도핑하여 에미터로 사용하고, 후면 전계 (Back Surface Field) 로 인 (Phosphorus)을 도핑한 태양전지에 대한 연구가 활발히 진행 중이다. 본 연구에서는, 튜브 전기로 (tube furnace) 를 이용해 n-type 실리콘 웨이퍼 전면에 보론 도핑을 하고 이와 마찬가지로 웨이퍼 후면에 인 도핑을 실시하였다. 그리고 전면과 후면의 패시베이션을 위해 얇게 산화막을 형성한 후 실리콘 질화막 (SiNx) 을 증착하였다. 에미터와 후면 전계 그리고 패시베이션 층의 특성을 평가하기 위해 QSSPC (Quasi-Steady-State PhotoConductance) 로 소수반송자 수명 (Minority Carrier Lifetime) 과 포화 전류 (Saturation current) 값을 측정하였다.

• 한국재료학회지
• /
• 제14권5호
• /
• pp.315-321
• /
• 2004

The void evolution in direct bonding process of $Si/Si_3$$N_4$ ∥ $SiO_2$/Si silicon wafer pairs has been investigated with an infrared camera. The voids that formed in the premating process grew in the conventional furnace annealing process at a temperature of $600^{\circ}C$. The voids are never shrunken even with the additional annealing process at the higher temperatures. We observed that the voids became smaller and disappeared with sequential scanning by our newly proposed fast linear annealing(FLA). FLA irradiates the focused line-shape halogen light on the surface while wafer moves from one edge to the other. We also propose the void shrinking mechanism in FLA with the finite differential method (FDM). Our results imply that we may eliminate the voids and enhance the yield for the direct bonding of wafer pairs by employing FLA.