• Journal of Sensor Science and Technology
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• v.4 no.3
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• pp.80-88
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• 1995

This paper presents the fabrication of a metal-insulator-metal(MIM) antifuse structure consisting of insulators sandwiched between top electrode, Al, and bottom electrode, TiW and additionally studies on antifuse properties depending on the condition of insulator. The intermetallic insulators, prepared by means of sputter, comprised of silicon oxide and tantalum oxide. In such an antifuse structure, silicon oxide layer is utilized to decrease the leakage current and tantalum oxide layer, of which the dielectric strength is lower than that of silicon oxide, is also utilized to lower the breakdown voltage near 10V. Finally sufficient low leakage current, below 1nA, and low programming voltage, about 9V, could be obtained in antifuse device comprising $Al/Ta_{2}O_{5}(10nm)/SiO_{2}(10nm)/TiW$ structure and OFF resistance of 3$3.65M{\Omega}$ and ON resistance of $7.26{\Omega}$ could be also obtained. This $Ta_{2}O_{5}/SiO_{2}$ based antifuse structures will be promising for highly reliable programmable device.

• Journal of Sensor Science and Technology
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• v.8 no.3
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• pp.265-273
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• 1999

Various oxide films are commonly used as a sacrificial layer or etch mask in the fabrication of microelectromechanical systems (MEMS). Large residual strain of these oxide films causes the wafer to bow, which can have detrimental effects on photolithography and other ensuing processes. This paper investigates the residual strain of tetraethoxysilane (TEOS), low temperature oxide (LTO), 7 wt% and 10 wt% phosphosilicate glass (PSG). Euler beams and a bent-beam strain sensor are used to measure the residual strain. A poly silicon layer is used as the sacrificial layer, which is selectively etched away by $XeF_2$. First, the residual strain of as-deposited films is measured, which is quite large. The residual strain of the films is also measured after annealing them not only at $500^{\circ}C$, $600^{\circ}C$, $700^{\circ}$ and $800^{\circ}C$ in $N_2$ environment for 1 hour but also at the conditions for depositing a $2\;{\mu}m$ thick polysilicon at $585^{\circ}C$ and $625^{\circ}C$. Our results show that the 7 wt% PSG is best suited as the sacrificial layer for $2\;{\mu}$ thick polysilicon processes.

• Proceedings of the KIEE Conference
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• 2009.07a
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• pp.1225_1226
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• 2009

유리 기판 상에 이중 게이트 절연막을 가지는 우수한 특성의 P형 엑시머 레이저 어닐링 (ELA) 다결정 실리콘 박막 트랜지스터를 제작하였다. 그리고 P형 짧은 채널 ELA 다결정 실리콘 박막 트랜지스터의 오프 상태 스트레스 하에서의 전기적 특성을 분석하였다. 스트레스하에서 긴 채널에서의 문턱 전압은 양의 방향으로 거의 이동하지 않는 (${\Delta}V_{TH}$ = 0.116V) 반면, 짧은 채널 박막 트랜지스터의 문턱 전압은 양의 방향으로 상당히 이동 (${\Delta}V_{TH}$ = 2.718V)하는 것을 확인할 수 있었다. 이런 짧은 채널 박막 트랜지스터에서 문턱 전압의 양의 이동은 다결정 실리콘 막과 게이트 산화막 사이의 계면에서의 전자 트랩핑 때문이다. 또한, 박막 트랜지스터의 누설 전류는 오프 상태 스트레스 하에서의 채널 영역의 홀 전하로 인하여 온 전류 수준을 감소시키지 않고 억제될 수 있었다. C-V 측정 결과는 계면의 전자 트랩핑이 드레인 접합 영역부근에서 발생한다는 것을 나타낸다.

• Korean Journal of Materials Research
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• v.4 no.6
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• pp.662-668
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• 1994

The physical and electrical characteristics of sub-l0nm thick capacitor dielectrics formed by wet oxidation of silicon nitride(oxide/nitride composite) and by removing the top oxide of oxidized silicon nitride(0xynitride) are described. For the capacitors with an oxide/nitride composite layer, the capacitance decreases sharply, but the breakdown field increases with an increase in the wet oxidation time at $900^{\circ}C$. For the capacitors with oxynitride layers, the values of both the capacitance and the breakdown field increase with increasing wet oxidation time. The reduction of effective thickness and the improved quality of oxynitride film are responsible for the improved capacitance and increased breakdown fields, respectively. In addition, intrinsic TDDB characteristics and early breakdown failure rate of oxynitride film are improved with increasing oxidation time. Consequently, the oxynitride film is suitable for dynamic memories as a thin dielectric film.

• Journal of the Korean Vacuum Society
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• v.2 no.2
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• pp.181-187
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• 1993

We have studied the anodic oxidation of silicon in the anisotropic etchant of EPW(Ethylenediamine, Pyrocatechol and Water) solution using the cyclic polarization technique. The samples have been characterized by means of X-ray photoelectron spectroscopy(XPS) and secondary ion mass spectrometry (SIMS). The results of cyclic polarization experiments show that the anodic oxides formed on p- and n-type silicon wafers break down at the same potential while breakdown does not occur up to open circuit potential in the case of $p^+$-Si. Strong etch-resistance of $p^+$-XPS. SIMS depth profiles suggest that the critical concentration of boron for etch-stop to occur appears to be much higher than what is widely believed.

• Analytical Science and Technology
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• v.5 no.4
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• pp.359-366
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• 1992

Using micro-Raman spectrometer, we investigated the evaluation of microstress on silicon surface after the local thermal oxidation. The induced stress of silicon surface after local thermal oxidation shows maximum value at the interface of silicon oxide and active area. The smaller the size of active area, the larger stress. From the evaluation of three other device isolation processes, A, B and moB, whose active size has $0.45{\mu}m$ in length, moB process is turned out to have the lowest stress value and the smallest bird's beak effect.

• Korean Journal of Materials Research
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• v.8 no.5
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• pp.464-469
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• 1998

HF 세정후 자연 산화막의 존재가 급속 열처리 장비를 이용, 아르곤 분위기에서 열처리할 때 티타늄 실리사이드 형성을 관찰하였다. 고분해능 단면 투과 전자 현미경 관찰 결과 기판 온도가 상온일 때 자연산화막(native oxide)이 존재함을 확인하였으며 기판 온도가 40$0^{\circ}C$일 때는 실리콘 기판과 티타늄 박막의 계면 부위에서 자연산화막, 티타늄 및 실리콘이 혼합된 비정질층이 존재함을 확인하였다. 티타늄을 증착하는 동안 기판 온도를 40$0^{\circ}C$로 유지했을 때는 C54~$TiSi_2$상이 형성되는데 요구되는 급속 열처리(Rapid Thermal Annealing : RTA)온도가 기판 온도를 상오느로 유지 했을 때보다 $100^{\circ}C$정도 감소함을 확인하였다. 이 같은 결과는 산소불순물을 함유한 비정질 층이 핵생성 자리를 제공하여 이 상의 형성이 촉진된다는 사실을 말한다. 기판온도 $400^{\circ}C$에서 형성된 티타늄 실리사이드막의 경우 비저항 $\mu$$\Omega$cm임을 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.241.1-241.1
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• 2013

최근 고집적화된 금속-산화막 반도체 metal oxide semiconductor (MOS) 소자는 크기가 점점 작아짐에 따라 얇은 산화막과 다양한 High-K 물질과 전극에 대하여 연구되고 있다. 이러한 소자의 열적 안정성과 균일성을 얻기 위해 다양한 열처리 방법이 사용되고 있으며, 일반적인 열처리 방법으로는 conventional thermal annealing (CTA)과 rapid thermal annealing (RTA)이 많이 이용되고 있다. 본 실험에서는 microwave radiation에 의한 열처리로 소자의 특성을 개선시킬 수 있다는 사실을 확인하였고, 상대적으로 $100^{\circ}C$ 이하의 저온에서도 공정이 이루어지기 때문에 열에 의한 소자 특성의 열화를 억제할 수 있으며, 또한 짧은 처리 시간 및 공정의 단순화로 비용을 효과적으로 절감할 수 있다. 본 실험에서는 metal-oxide-silicon (MOS) 구조의 capacitor를 제작한 다음, 기존의 CTA나 RTA 처리가 아닌 microwave radiation을 실시하여 MOS capacitor의 전기적인 특성에 미치는 microwave radiation 효과를 평가하였다. 본 실험은 p-type Si 기판에 wet oxidation으로 300 nm 성장된 SiO2 산화막 위에 titanium/aluminium (Ti/Al) 금속 전극을 E-beam evaporator로 형성하여 capacitance-voltage (C-V) 특성 및 current-voltage (I-V) 특성을 평가하였다. 그 결과, microwave 처리를 통해 flat band voltage와 hysteresis 등이 개선되는 것을 확인하였고, microwave radiation 파워와 처리 시간을 최적화하였다. 또한 일반적인 CTA 열처리 소자와 비교하여 유사한 전기적 특성을 확인하였다. 이와 같은 microwave radiation 처리는 매우 낮은 온도에서 공정이 이루어짐에도 불구하고 시료 내에서의 microwave 에너지의 흡수가 CTA나 RTA 공정에서의 열에너지 흡수보다 훨씬 효율적으로 이루어지며, 결과적으로 산화막과 실리콘 기판의 계면 특성 개선에 매우 효과적이라는 것을 나타낸다. 따라서, microwave radiation 처리는 향후 저온공정을 요구하는 nano-scale MOSFET의 제작 및 저온 공정이 필수적인 display 소자 제작의 해결책으로 기대한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.455-455
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• 2011

탄소나노튜브(CNT)는 우수한 전기적, 화학적, 기계적 특성으로 인해 전자기술 분야에 있어서 많은 응용이 가능한 나노소재로 각광을 받고 있으며, 실질적으로 CNT를 이용하여 트렌지스터, 전계방출원, 이차 전지 등으로의 응용연구가 진행되고 있다. 일반적으로 CNT 합성을 위해 전이금속의 촉매가 필요하며 또한 촉매가 나노입자로 형성이 되어야 CNT 합성이 가능하다. 기존에는 CNT 합성기판으로 실리콘 웨이퍼 위에 완충층(buffer layer)과 촉매층을 증착하여 사용하였다. 완충층은 촉매가 기판의 내부로 확산하는 것을 막아주며, 촉매의 나노입자 형성을 원활히 함으로 고효율 합성과 구조제어를 가능하게 한다. 그러나 사용되는 완충층은 알루미나 또는 실리콘 산화막과 같은 절연막이기 때문에 CNT 고유의 우수한 전기전도도를 그대로 이용할 수 없다는 문제가 있다. 그러므로 보다 폭넓은 응용을 위해서는, 완충층의 사용없이 전기전도도가 좋은 금속기판에서 CNT를 직접 합성시키는 것이 중요하며, 이때 적절한 크기의 촉매 나노입자를 형성시키기 위한 각종 표면처리법 등이 현재까지 연구되어 왔다. 본 연구에서는 Inconel 600 합금을 합성기판으로 하여 CNT의 고효율 합성에 대하여 연구하였다. 촉매의 나노입자 형성을 위하여 고온 산화처리 및 플라즈마 이온조사처리 등을 실시하였으며, CNT의 고효율 합성에 미치는 영향을 조사하였다. 결과로서, 두 종류의 전처리를 혼합하여 처리한 Inconel 600 기판에서 높은 밀도의 미세한 나노입자가 형성되었고, CNT의 고효율 합성까지 얻을 수 있었다. 이는 Inconel 600 고유의 표면산화특성 및 플라즈마 이온조사에 따른 표면구조 변화가 그 원인으로 사료된다. 발표에서는 고효율 합성결과 및 합성기전에 대하여 보다 자세히 토의하고자 한다.

• Proceedings of the Korean Vacuum Society Conference
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• 1998.02a
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• pp.90-90
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• 1998

전계 에미터 어레이(FEA)는 진공에서 전계률 인가하여 전극으로부터 전자률 방출시키는 전자원으로서, 마이크로파 소자 및 명판 디스플레이, 센서 둥에 이용된다 .. Transfer Mold 법 은 뾰족한 에미터 립과 게이트 절연막 및 게이트 전극 충올 형성한 후 유리와 같은 기판에 이전 시키는 방법으로, 이러한 방법은 Mold 형태 위에 코탱 충의 두께 조절과, 게이트와 립 높이 조절이 가능하며, 그리고 유리 기판 위에 접착하여 대면적의 평판 디스플레이를 제작 할 수 었다는 장점이 있다[1,2]. 본 연구에서는 일반적으로 사용되는 실리콘 기판올 습식 식 각하여 Mold률 제작하는 방법 대선에, 측벽 스페이스 구조률 이용한 새로운 방법의 Mold 형태률 이용하여 게이트률 가진 에마터 립올 제작하였다. 먼저 실리콘 기판 위에 산화막올 증착하고 그 위에 게이트 전극파 게이트 절연막을 LPCVD 방법으로 증착하여 구명 형태로 패터닝 한 후, BPSG(Boro Phospher Silicate Glass) 박막올 증착하여 고온에서 훌러 내려 뾰족한 형태의 주형(Mold)률 제작한 후 TiN율 증착하여 정전 접합(an여ic bon벼ng)이나 레 진(resine)둥으로 유리률 접합한 후 KOH 용액으로 실리콘 기판옵 뒷면부터 식각해 낸다. 그 다옴, 립과 게이트 위에 있는 절연막올 제거한 후 뾰족한 전계 에미터 어레이륭 제조하 였다. 자세한 제조 공정 및 제작된 에미터 립의 특성은 학회에서 발표될 예정이다.