• Journal of the Korean Institute of Telematics and Electronics
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• v.26 no.4
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• pp.67-72
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• 1989

Room Temperature Plasma Nitridation of silicon was investigated as a new LOCOS (local oxidation of silicon) process in order to reduce the bird's beak length. In $N_2$ plasma formed by 100kHz, 400W AC power, a thin silicon nitride film (<100${\AA}$) was uniformly grown on a silicon substrate. SEM studies showed that the nitride layer formed by this method can effectively protect the silicon from oxidation and reduce the bird's beak length to $0.2{mu}m$ when 4000${\AA}$ field oxide is grown. This is a considerable improvement comparing with 0.7${mu}m,$ the bird's beak, for the conventional LOCOS process using a thick LPCVD nitride. No appreciable crystalline defect could be found around the bird's beak with SEM cross-section afrer Secco etch. Leakage current tests were carried out on the $N^+/P^-$ well and $P^+/N^-$ well diodes formed by this new LOCOS process. The electrical tests indicate that this new process has electrical properties similar or superior to those of the conventional LOCOS process.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.82-82
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• 2011

본 연구에서는 이온빔 스퍼터링 방법으로 증착한 Cr2O3, Ta2O5, HfO2 산화물박막의 구조적 특성변화를 관찰하였다. 금속박막에서 표면이 산화되는 문제를 해결하기위하여 산화물 박막을 증착시켰다. 이온빔 스퍼터링으로 박막 증착 시 산화물 타겟을 사용할 때 발생되는 전하의 영향을 상쇄하기 위하여 neutralizer를 사용하였다. 박막 증착 후 XRR (X-ray Reflectometer)을 이용하여 박막의 두께, 거칠기 및 밀도를 확인하였으며, AFM (Atomic Force MicroScope)을 통하여 증착한 박막표면 거칠기 측정을 하여 XRR로 얻은 데이터와 비교하여 살펴보았다. 또한 XPS (X-ray photoelectron spectroscopy)측정을 통해 제조된 박막의 화학적 결합상태를 확인하였다. 여러 가지 조건변화와 기판의 차이에 따라 제작된 산화물 박막 중 실리콘 기판을 사용하여 증착시킨 박막은 XRR측정시 반사율 곡선에서 자연 산화막에 의한 영향이 나타났다. 반면 glass나 sapphire에 증착시킨 산화물 박막은 실리콘기판에서 나타난 자연 산화막의 영향을 받지 않음을 확인하였다. 기판과 산화물 박막사이에 계면층에 나타나는 영향을 최소화시킴으로써 양질의 박막을 제작할 수 있을 것으로 기대된다.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.35D no.12
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• pp.68-74
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• 1998

Improved performance and suppressed short-channel effects of polysilicon thin film transistors (poly-Si TFTs) with very thin electron cyclotron resonance (ECR) $N_2$O-plasma gate oxide have been investigated. Poly-Si TFTs with ECR $N_2$O-plasma oxide ($N_2$O-TFTs) show better performance as well as suppressed short-channel effects than those with conventional thermal oxide. The fabricated $N_2$O-TFTs do not show threshold voltage reduction until the gate length is reduced to 3 ${\mu}{\textrm}{m}$ for n-channel and 1 ${\mu}{\textrm}{m}$ for p-channel, respectively. The improvements are due to the smooth interface, passivation effects, and strong Si ≡ N bonds.

• Journal of the Institute of Electronics Engineers of Korea TE
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• v.39 no.4
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• pp.335-340
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• 2002

In this paper, the stress induced leakage currents of thin silicon oxides is investigated in the ULSI implementation with nano structure transistors. The stress and transient currents associated with the on and off time of applied voltage were used to measure the distribution of high voltage stress induced traps in thin silicon oxide films. The stress and transient currents were due to the charging and discharging of traps generated by high stress voltage in the silicon oxides. The transient current was caused by the tunnel charging and discharging of the stress generated traps nearby two interfaces. The stress induced leakage current will affect data retention in electrically erasable programmable read only memories. The oxide current for the thickness dependence of stress current, transient current, and stress induced leakage currents has been measured in oxides with thicknesses between 113.4${\AA}$ and 814${\AA}$, which have the gate area $10^3cm^2$. The stress induced leakage currents will affect data retention and the stress current, transient current is used to estimate to fundamental limitations on oxide thicknesses.

• Journal of Sensor Science and Technology
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• v.9 no.4
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• pp.297-306
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• 2000

To improve the performance of MEMS devices, fabricating single-crystalline silicon HARS (high aspect ratio structure) with thicknesses of up to several tens of micrometers has been an active research topic in recent years. However, achieving electrical isolation, which is required for actuating a structure or sensing an electrical signal, has been one of the main problems in single-crystalline silicon HARS fabrication technologies. In this paper, new isolation technologies using high aspect ratio oxide beams and sidewalls are developed to achieve electrical isolation between electrodes of single-crystalline silicon HARS. The developed isolation technologies use insulating oxide structural supports from either the structural sides or from the bottom. In this case because the trench oxide supports have a depth of several tens of ${\mu}m$, the effects of residual stress must be considered. In this paper, insulating supports are fabricated using PECVD TEOS films, the residual stress of the insulating supports is measured, and the effect of the residual stress on the structure is analyzed. It is shown using microresonators, that the developed isolation technologies can be effectively used for HARS using single-crystalline silicon.

• Applied Chemistry for Engineering
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• v.8 no.3
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• pp.395-402
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• 1997

The $SiO_2$ films were prepared by ECR(electron cyclotron resonance) plasma diffusion method, Deal-Grove model and Wolters-Zegers-van Duynhoven model were used to estimate the oxidation rate which was correlated with surface morphology for different orientation of Si(100) and Si(111). It was seen the $SiO_2$ thickness increased linearly with initial oxidation time. But oxidation rate slightly decrease with oxidation time. It was also shown that the oxidation process was controlled by the diffusion of the reactive species through the oxide layer rather than by the reaction rate at the oxide interface. The similar time dependency has been observed for thermal and plasma oxidation of silicon. From D-G model and W-Z model, the oxidation rate of Si(111) was 1.13 times greater than Si(100) because Si(111) had higher diffusion and reaction rate, these models more closely fits the experimental data. The $SiO_2$ surface roughness was found to be uniform at experimental conditions without etching although oxidation rate was increased, and to be nonuniform due to etching at experimental condition with higher microwave power and closer substrate distance.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.11a
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• pp.89-90
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• 2008

본 연구에서는 PECVD(Plasma Enhanced CVD) 에서 사용하는 유해 가스인 $SiH_4$ 대신에 유기 사일렌 반응 물질인 TEOS(Tetraethyl Orthosilicate, Si$(OC_2H_5)_4)$를 이용하여 상압 화학 기상 증착법 (Atmospheric Pressure CVD, APCVD)으로 실리콘 산화막을 증착하고 박막의 조성과 특성 및 화학적, 전기적 특성들을 살펴보았다. TEOS 반응원료를 이용한 CVD 공정에서 공정 온도를 낮추기 위한 방법으로 강력한 산화제인 오존을 이용하여 공정온도를 $400^{\circ}C$이하로 낮췄으며, 유리기판 상의 ELA(Excimer Laser Annealing)처리된 다결정 실리콘 기판에 트랜지스터 소자를 제작하고, 게이트 절연막으로의 전기적 특성을 살펴보았다.

• Electrical & Electronic Materials
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• v.6 no.3
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• pp.269-275
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• 1993

미래의 ULSI 소자의 게이트 산화막으로 이용하기 위하여 $N_{2}$O 가스 분위기에서 기존의 전기로를 이용한 실리콘의 열산화에 의해 $N_{2}$O 산화막을 형성하였고 MOS 소자를 제작하여 전기적 특성을 고찰하였다. 900.deg.C에서 90분간 산화한 $N_{2}$O 산화막의 경우, 플랫밴드 전압( $V_{FB}$ ), 고정전하밀도 ( $N_{f}$)와 플랫밴드 전압의 변화량(.DELTA. $V_{FB}$ )은 각각 0.81[V], 6.7x$10^{10}$[$cm^{-2}$]와 80~95[mV]를 나타내었다. $N_{2}$O 산화막의 전기전도기구는 저전계 영역에서는 Fowler-Nordheim 터널링, 고전계영역에서는 Poole-Frenkel 방출이 지배적으로 나타났고 절연파괴전계는 16[MV/cm]로 높게 나타났다. 따라서 $N_{2}$O 산화로 형성된 게이트 산화막이 ULSI소자의 게이트 유전체로 응용이 가능하리라 생각된다..

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.264.2-264.2
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• 2014

비휘발성 메모리는 전원이 공급되지 않아도 저장된 정보를 계속 유지하는 메모리로써 현재 다양한 차세대 전자소자의 집적화 구현을 위해 저전압 동작 및 저장능력의 향상 등에 대한 연구가 활발히 진행되고 있다. 이때 삽입되는 전하저장층의 경우 기존 널리 이용되는 질화막(SiNx) 외에 최근에는 산화 알루미늄(Al2O3) 등의 고유전상수 물질 뿐만 아니라, 밴드갭 조절을 통해 전하저장능력을 향상시키는 산화막(SiOx)에 대한 연구도 진행 중이다. 이번 연구에서는 전하저장능력을 향상시키기 위해 전하저장층으로 산화막을 이용할 뿐만 아니라, 기존의 평편한 구조가 아닌 표면 조절을 통해 전하저장능력을 보다 향상시키고자 한다. 또한 이번 연구에서는 비휘발성 메모리 소자의 응용을 위해 우선적으로 금속-절연체-반도체 형태의 MOOxOyS 구조를 이용하였다. 이 때 실리콘 표면적을 변화시키기 위해 이용된 실리콘 웨이퍼는 1) 평편한 실리콘, 2) 수산화암모늄, 이소프로필 알코올 및 탈이온수를 혼합한 용액에 식각시킨 삼각형 구조, 3) 불산, 질산 및 아세트산을 혼합한 용액에 식각시킨 라운드 구조이다. 정전용량-전압 측정을 통해 얻어진 메모리 윈도우는 1) 평편한 실리콘의 경우 약 5.1 V, 2) 삼각형 구조의 경우 약 5.3 V, 3) 라운드 구조의 경우 약 5.9 V를 얻었다. 이 때, 라운드 구조의 경우 가장 넓은 표면적으로 인해 상대적으로 전하트랩이 가장 많이 되어 메모리 윈도우가 가장 커지는 특성을 볼 수 있었다.

• ETRI Journal
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• v.11 no.3
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• pp.96-108
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• 1989

다결정 실리콘 위에 열산화 방법을 통해 형성된 산화막(Polyoxide)은 기억소자에서의 capapcitor 절연막이나, EPROM(Erasable Programmable Read Only Memory)과 EEPROM(Electrically EPROM) 소자의 tunneling 산화막으로사용된다. 이러한 Polyoxide 절연막은 낮은 누설전류, 높은 절연파괴전기장, 높은 철연파괴 전류밀도 등의 특성을 가져야 한다. 본 논문에서는 공정조건 변화에 따른 Polyoxide의 특성을 조사 분석하였다.