• Proceedings of the Materials Research Society of Korea Conference
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• 2003.03a
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• pp.129-129
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• 2003

최근에 능동 영역 액정 표시 소자(Active Matrix Liquid Crystal Display, AMLCD)에서 고해상도와 빠른 응답속도를 요구하게 되면서부터 다결정 실리콘(poly-Si) 박막 트랜지스터(Thin Film Transistor, TFT)가 쓰이게 되었다. 그리고 일반적으로 디스플레이의 기판을 상대적으로 저가의 유리를 사용하기 때문에 저온 공정이 필수적이다. 따라서 새로운 저온 결정화 방법과 부가적으로 최근 디스플레이 개발 동향 중 하나인 대화면에 적용 가능한 공정인 금속유도 결정화 (Silicide Mediated Crystallization, SMC)가 연구되고 있다. 이 소자는 top-gated coplanar구조로 설계되었다. (그림 1)(100) 실리콘 웨이퍼위에 3000$\AA$의 열산화막을 올리고, LPCVD로 55$0^{\circ}C$에서 비정질 실리콘(a-Si:H) 박막을 550$\AA$ 증착 시켰다. 그리고 시편은 SMC 방법으로 결정화 시켜 TEM(Transmission Electron Microscopy)으로 SMC 다결정 실리콘을 분석하였다. 그 위에 TFT의 게이트 산화막을 열산화막 만큼 우수한 TEOS(Tetraethoxysilane)소스로 사용하여 실리콘 산화막을 1000$\AA$ 형성하였고 게이트는 3000$\AA$ 두께로 몰리브덴을 스퍼터링을 통하여 형성하였다. 이 다결정 실리콘은 3$\times$10^15 cm^-2의 보론(B)을 도핑시켰다. 채널, 소스, 드래인을 정의하기 위해 플라즈마 식각이 이루어 졌으며, 실리콘 산화막과 실리콘 질화막으로 passivation하고, 알루미늄으로 전극을 형성하였다 그리고 마지막에 TFT의 출력특성과 전이특성을 측정함으로써 threshold voltage, the subthreshold slope 와 the field effect mobility를 계산하였다.

• Proceedings of the KAIS Fall Conference
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• 2004.11a
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• pp.195-198
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• 2004

실리콘 산화막 위에 구리 확산 방지막으로서 W-N 박막을 $NH_3$ 펄스 플라즈마를 이용한 원자층 증착방법으로 형성하였다. 플라즈마 원자층 증착방법 (PPALD)은 일반적인 원자층 증착방법(ALD)의 성장 기구를 그대로 따라 간다. 그러나 일반적인 ALD 방법에 의해 증착한 W-N 박막에 비해 PPALD 방법으로 증착한 W-N 박막은 F 함유량과 비저항이 감소하였고 열적 안정성에 대한 특성도 향상되었다. 또한 $WF_6$ 가스는 실리콘 산화막과 반응을 하지 않기 때문에 $WF_6$ 가스와 $NH_3$ 가스를 사용해서 ALD 증착방법으로 실리콘 산화막 위에 W-N 박막을 증착하기 어려운 문제점(8,9)을 $NH_3$ 반응종으로 실리콘 산화막 표면을 먼저 변형시켜 $WF_6$ 가스가 산화막과 반응을 할 수 있게 함으로써 ALD 방법으로 W-N 박막을 실리콘 산화막 위에 증착 할 수 있었다.

• ETRI Journal
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• v.11 no.1
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• pp.89-96
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• 1989

$C_2F_6$/$CHF_6$ 플라즈마를 이용한 실리콘 산화막의 반응성이온 식각공정시 실리콘 표면에 형성되는 고분자 잔류막과 근표면 손상영역을 X-선 광전자분광법(x-ray photoelectron spectroscopy)과 러더포드 후방산란법(Rutherford backscattering)을 이용하여 연구하였다. 표면 잔류막은 CF, $CF_2$, $CF_3$, $C-CF_x$, 그리고 C-C/C-H 등의 결합을 가진 불화탄소 고분자로 구성되어 있으며, 또한 C 1s와 Si 2p X-선 광선자 스펙트럼으로부터 C-Si 결합이 존재함을 확인하였다. 반응성이온 식각을 거친 실리콘 표면 구조의 연구결과, 불소와 탄소로 구성된 고분자막($<20 \AA$)이 극표면에 존재하며, 식각 후 공기중에 노출됨에 따라 고분자 잔류층으로 산소가 통과하여 기판을 산화시킴으로써 실리콘 산화막( $~10\AA$)이 그 아래에 형성되었음을 알았다. 그리고 실리콘산화막 아래에 탄소-산소 결합영역이 관찰되었다. 플라즈마 가스의 조성에서 $CHF_3$의 량이 증가함에 따라 고분자 잔류막의 두께가 증가하였으며, 본 연구의 실험조건에서 2분간 overetching한 시편의 경우에도 실리콘 표면 영역의 손상정도가 매우 적음을 발견하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.689-689
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• 2013

Atomic layer deposition (ALD)에 의한 알루미늄 산화 막(Al2O3)은 고효율 결정질 실리콘 태양전지를 위한 우수한 표면 패시베이션 특성을 제공한다. 알루미늄 산화막는 고정적인 음전하를 가지고 있기 때문에 p-형 실리콘 태양 전지 후면은 전계에 의한 우수한 패시베이션 효과를 형성한다. 그러나, ALD 방식으로 증착된 알루미늄 산화막은 매우 긴 공정 시간을 필요로 하기 때문에 기존의 실리콘 태양 전지 공정에 적용하기가 어렵다. 본 논문에서는 알루미늄 산화막 형성에서 공정 시간을 줄이기 위해 Plasma assisted atomic layer deposition (PA-ALD) 방식을 적용했다. PA-ALD 기술은 trimethylaluminum (TMA)과 O2를 사용하여 기판 표면에 알루미늄 산화막을 증착하는 것으로 ALD 방식과 유사하지만, O2 플라즈마를 사용함으로써 증착 속도를 향상시킬 수 있다. 이는 좋은 패시베이션 특성을 가지는 알루미늄 산화막을 실리콘 태양전지양산 공정에 적용할 수 있는 가능성을 제시한다. PA-ALD 방식에 의한 알루미늄 산화막의 패시베이션 특성을 최적화하기 위해서 증착 후 열처리 조건에 대한 연구도 수행하였다. 막증착률이 1.1${\AA}$/cycle인 Al2O3층의 두께 변화에 따른 특성을 최적화하기 위해 공정 온도를 $250^{\circ}C$ 고정하고, 열처리 온도와 시간을 가변하였으며 유효 반송자수명을 측정하여 알루미늄 산화막의 패시베이션 특성을 확인했다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.6 no.1
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• pp.99-102
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• 2002

Pinholes on the thermally grown oxide, which is called gate oxide, on silicon substrate under polysilicon layer are found and its mechanism is analyzed in this paper. The oxide under a polysilicon layer is broken during the plasma etching process of other polysilicon layer. Both polysilicon layers are separated with 0.8${\mu}{\textrm}{m}$ thick oxide deposited by CVD (Chemical Vapor Deposition). Since broken oxide points are found scattered around an arc occurrence point, it is assumed that an extremely high electric field generated near the arc occurrence point makes the gate oxide broken. 1'he arc occurrence point has been observed on the alignment key and is the mark of low yield. It is found that any arc occurrence can cause chips to fail by breaking the gate oxide, even if are occurrence points are found on scribeline.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2002.05a
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• pp.206-209
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• 2002

본 논문에서는 폴리실리콘의 재결정화 공정에서 발생하기 쉬운 폴리실리콘의 엉김현상, 슬립, 부분적인 실리콘 기판의 녹음현상 등을 방지하기 위한 방법을 제시한다. 그리고 재결정화 된 박막의 질을 향상시키기 위한 폴리실리콘과 보호 산화막(capping oxide)의 두께 변화에 따른 실험 결과를 살펴본다. 폴리실리콘의 엉김현상은 매몰 산화막(buried oxide)과 액체 상태의 실리콘 사이의 wetting angle과 관계되는데, 이를-방지하기 위해서는 재결정화할 폴리실리콘과 산화막의 계면에 질소를 주입시켜주면 되는데, 이는 재결정화할 시료를 암모니아 가스 분위기에서 열처리를 통하여 해결할 수 있다. 그러고 실러콘 기판의 국부적 녹음 현상 및 슬립은 실리콘 기판의 윗면을 mechanical damage에 의해서 약 $20{\mu}m$ 정도의 거칠기를 가지도록 하면 이러한 현상을 방지할 수 있다. 그러고 폴리실리콘이 재결정활 될 때 부피의 변화가 발생하며, 이로 인하여 재결정화된 박막의 두께는 위치에 따라 변화한다. 재결정화된 박막 두께의 균일도를 유지하기 위해서는 재결정화할 폴리실리콘 두께의 3배 이상이 되는 보호 산화막을 사용하였을 때 원하는 균일도를 얻을 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.294-294
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• 2011

비정질 인듐-갈륨-아연 산화막은 저온 공정 및 높은 투과도의 가능성으로 인해 플라스틱 기판과 같은 플렉서블 디스플레이에 적합한 물질이다. 이번 연구에서 비정질 인듐-갈륨-아연 산화막을 비휘발성 메모리에 채널 영역으로 응용하였다. 비휘발성 메모리의 경우 전하 저장 영역으로 가장 널리 이용되는 실리콘 질화막이 아닌 실리콘 산화막을 이용하여 산화막/산화막/산화막의 구조를 이용하였다. +8V의 낮은 프로그래밍 전압에서 2V 이상의 메모리 윈도우를 얻을 수 있었다. 이를 통해 비정질 인듐-갈륨-아연 산화막을 비휘발성 메모리에 적용할 수 있는 가능성이 있다.

• Journal of Sensor Science and Technology
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• v.8 no.2
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• pp.202-209
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• 1999

Microstrip line was fabricated on the oxidized porous silicon layer which has nearly electrically and chemically identical properties with thermally oxidized silicon layer. Thick oxidized porous silicon layer of few tenth of micrometers was prepared by thermal oxidation of porous silicon layer on silicon substrate. Multi-step thermal oxidation process was used to obtain high Quality and thick oxidized silicon layer and to release thermal stress. Microstrip line was fabricated on the oxidized porous silicon layer. Its microwave characteristics were measured and the availability for MMIC substrate was investigated.

• Proceedings of the KIEE Conference
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• 1999.07d
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• pp.1833-1835
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• 1999

게이트 산화막의 breakdown 전압을 나추기 위해 질소 주입을 하는 과정은 실리콘층에 패드 산화막을 성장시킨 후 실리콘과 패드 산화막 층사이에 질소 이온을 주입하였다. 이온 주입 후 패드 산화막 층을 제거하고 그 위에 게이트 산화막 층을 성장시키는 방법을 사용하였다. 이러한 방법을 질소 이온의 농도를 변화시키면서 여러번 반복하였다 그래서 질소 이온 농도의 변화에 따른 게이트 산화막 두께의 변화를 측정하였다. 그 결과 질소 농도이 따른 게이트 산화막 성장비율을 알아 보았다. 그리고 질소 농도의 변화에 따른 Breakdown 전압과 누설 전류의 변화를 측정하였다. 또한 앞에서 말한 질소 주입 공정이 들어가면서 추가적으로 발생하는 과정에 대해 고찰하였다.

• Proceedings of the KIEE Conference
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• 2007.07a
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• pp.1353-1354
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• 2007

폴리 실리콘 층의 유무에 따른 금속-옥사이드-반도체(MOS) 구조의 소자를 제작하였다. 터널링 산화막과 블로킹 산화막으로는 $Al_{2}O_{3}$ 층을 증착하였으며, 원자층 증착법을 이용하여 제작하였다. 터널링 산화막 층의 두께에 따른 I-V와 C-V 특성을 측정하였다. 전자들이 폴리 실리콘 층에 저장됨에 따라 N-형의 I-V 특성이 관찰되었다. C-V 측정 시에는 반시계 방향의 히스테리시스 특성을 나타내었으며, 전압이 증가할수록 플랫-밴드 전압 이동 폭이 더욱 증가하였다. 이러한 전기적 특성은 전압의 이동에 따른 전자들이 터널링 산화막 층을 통하여 폴리 실리콘 내부에 저장되기 때문이다. 이를 특성들은 폴리 실리콘의 전하 저장 가능성을 보여주는 것이며, 터널링 산화막 층의 두께에 따른 전기적 특성 변화도 관찰하였다.