• 한국우주과학회:학술대회논문집(한국우주과학회보)
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• 한국우주과학회 1992년도 한국우주과학회보 제2권1호
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• pp.22-22
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• 1993

천체 B-선 관측용으로 많이 이용되고 있는 X-선 비례계수관을 실험실형으로 재작하고 그 특성을 조사하였다. X-선 검출기의 구조는 10 $\times$ 20 $\times$ 2cm3 인 검출체적내에 10개의 전극선이 설치되어있는 다중선 비례계수관이며, 검출가스로서 Argon(90%) + CH4 (10%)인 g혼합가스를 사용하였다. 이러한 구조에서 5.9 keV에 대한 에너지 분해능은 16%를 얻었으나, 정상적인 전극연결방법에서는 검출기 끝측에 위치한 전극에서 생기는 electric field 변형매문에, 양극선 배열방향에서 조정된 이득의 군일성이 나쁘게 나타났다. 따라서 다중선들의 각 전극선에 전압보상법(voltage compansation method)을 적용하여 검출기 전반에 걸친 이득의 균일성을 2 % (rms 값) 이내로 보정할 수 있었다. 아울러 신호처리회로 중 에너지분석을 위한 파고분석기, 비 X-선 재거를 위한 상승시간선별기(rise-time discriminator)등을 제작하였으며 이들을 이용한 전반적인 신호처리회로의 구성에 대하여 논하고자 한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1996년도 추계학술대회 논문집
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• pp.382-385
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• 1996

디지탈 신호처리에 혼돈 신호를 적용하기 위해 선형 확산 결함(coupled linear diffusion)을 이용하여, 궤도 (trajectory)의 혼돈적인 고유특성은 변함이 없고 주파수 만 체배관계에 있는 4가지 혼돈 신호들을 발생시켰다. 혼돈 신호들을 발생시키기 위한 기본 혼돈 회로로는 Chua 회로를 사용하였고, 이 혼돈 신호들을 복극 4레벨 방식에 응용하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.249-252
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• 2003

본 논문에서는 반도체 방식의 직접 터치식 capacitive type 지문인식센서의 신호처리를 위한 회로를 제안하였다. 센서로부터의 capacitance의 변화를 전압의 신호로 전환하기 위해서 charge-sharing 방식의 회로를 적용하였다. 지문센서 감도저하의 가장 큰 원인인 sensor plate에 존재하는 parasitic capacitance를 제거하여 ridge와 valley 사이의 전압차를 향상시키기 위하여 기존과는 다른 아날로그 버퍼회로를 설계 적용하였다. 센서 하부회로와의 isolation 대책을 통하여 ESD 및 노이즈방지를 위한 설계를 실시하였다. 제안된 신호처리회로는 128$\times$144 pixel 규모의 회로로 구현되었다. 본 설계회로는 향후 생체인식을 이용한 정보보호용 지문인식 시스템에 응용될 수 있으리라 본다.

• Journal of Radiation Protection and Research
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• 제37권1호
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• pp.16-24
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• 2012

본 연구에서는 이중 모드 컴프턴 카메라의 측면 흡수부 개발을 위해 CsI(Tl) 섬광체에 실리콘 광다이오드를 결합한 섬광 검출기를 제작하였고, 이를 위한 신호처리회로를 설계 및 제작하였다. 개발된 신호처리회로는 에너지를 결정하는 파트와 타이밍을 결정하는 파트로 구성되어 있으며, 트리거 신호를 발생시키기 위해 상승 에지 선별기 및 TTL-to-NIM 로직 변환기를 포함하도록 개발하였다. 검출기와 초단의 신호처리회로(front-end electronics, FEE)는 AC 커플링 구조로 구성하였다. FEE의 잡음 특성은 전체 시스템의 성능에 크게 기여하므로 설계 시 고려해야 할 몇 가지 조건들에 대해 논의하였다. 이후 제작된 감마선 검출 시스템의 에너지 분해능 및 시간 분해능을 결정하였다. 평가된 에너지 분해능은 662 keV 피크와 511 keV 피크에 대해서 각각 12.0% 및 15.6% FWHM이었다. 시간 분해능은 59.0 ns로 평가되었다. 본 연구를 통해 제작된 섬광 검출기 및 신호처리회로의 성능이 기대에 다소 미치지 못하므로 결론에서는 성능 향상을 위한 추가 연구 방향에 대해 논의하였다.

• 정보처리학회논문지A
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• 제9A권1호
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• pp.61-74
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• 2002

본 논문에서는 시간 제한 조건을 가진 자유 선택 신호 전이 그래프로부터 비동기 회로를 합성하는 방법을 기술한다. 이 방법에서는 상태 그래프를 생성하지 않고 신호 전이 그래프로부터 직접 신호 전이들간의 관계를 구하여 비동기 회로를 합성한다. 본 논문의 합성 방법에서는 자유 선택 신호 전이 그래프를 선택 행위가 없는 결정성 신호 전이 그래프에 대하여 타이밍 분석을 수행하여 임의의 두 신호 전이 사이의 시간 제약 병렬 관계와 시간 제약 인과 관계를 구한다. 다음에는 이 관계들을 이용하여 각 결정성 신호 전이 그래프에 대한 합성을 수행하고 그 결과를 합병함으로써 전체 회로를 합성한다. 실험 결과에 의하면 본 논문에서 제안한 합성 방법은 상태 공간이 큰 회로에 대하여 현저하게 합성시간을 단축시킬 수 있을 뿐 만 아니라 기존의 상태 그래프 기반 합성 방법과 비교하여 거의 같은 면적의 회로를 합성한다.

• 대한방사선방어학회:학술대회논문집
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• 대한방사선방어학회 2011년도 추계 학술발표회 및 심포지엄
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• pp.122-123
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• 2011

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 D
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• pp.2551-2553
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• 2000

고속 신호처리 및 실시간 제어 분야에 적합한 제어성능을 발휘하기 위해서는 신호처리전용 마이크로프로세서인 DSP(Digital Signal Processor)를 이용한 제어용 보드가 널리 활용되고 있다. 본 연구를 통하여 전기도금용 전원장치의 고성능화를 위하여 DSP제어용 보드를 개발하였으며, 전체구성은 고속 신호처리를 위한 메인 마이크로프로세서로서 경제성과 응용범위가 넓은 TMS320C32 DSP CHIP, Wait없는 프로그램 및 데이터 처리를 위한 고속 SRAM, 외부 디지털 입출력을 위한 인터페이스 회로, 아나로그 입출력 회로 및 PC 혹은 다른 마이크로컴퓨터와의 통신을 위한 직렬 통신 회로 등으로 구성하였다. 개발된 DSP 보드는 시제품 제작을 완료하여 그 성능 및 신뢰성을 검증하였으며, 전기도금장치의 고성능 제어처리를 위하여 채용하여 상품화 개발을 완료하였다.

• 대한방사선기술학회지:방사선기술과학
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• 제35권4호
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• pp.315-319
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• 2012

본 연구는 위치 민감형 광 증폭 다이오드로부터 나오는 신호를 증폭 및 파형 변화 후 신호의 크기를 검출하여 일정시간 동안 유지시키는 뒷단 회로 개발에 관한 연구이다. 신호발생기에서 발생한 소신호를 증폭 소자를 통한 안정적인 증폭 후 미분회로를 통하여 신호 파형을 검출하기 수월한 형태로 변형 하고, peak/hold 회로에서 피크의 최대점을 일정시간 유지하여 신호의 수집을 원활하게 하였다. 본 회로에 대한 독립적인 성능 평가를 위하여 상용 장비로부터의 검사신호를 입력으로 사용하였다.

• 한국정보통신학회논문지
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• 제7권6호
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• pp.1297-1303
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• 2003

반도체 방식의 capacitive type 지문인식센서의 신호처리를 위한 개선된 회로를 설계하였다. 최 상위 sensor plate가 지문의 굴곡을 감지한 capacitance의 변화를 전압의 신호로 전환하기위해서 charge-sharing 방식의 회로를 적용하였다. 지문센서 감도저하의 가장 큰 원인인 sensor plate에 존재하는 parasitic capacitance를 최소화하고 ridge와 valley 사이의 전압차를 향상시키기 위하여 기존과는 다른 아날로그버퍼회로를 설계하였다. 센서전압과 기준전압 신호를 비교하기 위해서 비교기를 설계하였으며, 센서어레이의 수직, 수평간 isolation 대책을 통하여 ESD 및 노이즈방지를 위한 설계를 제안하였다. 제안된 신호처리회로는 128${\times}$l44 pixel 규모의 회로로 구현되었다. 본 설계회로는 향후 생체인식을 이용한 정보보호용 지문인식 시스템에 응용될 수 있으리라본다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2003년도 하계학술대회 논문집
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• pp.197-200
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• 2003

본 논문에서는 IEEE 802.11a 무선 LAN 용 CODEC 회로를 설계하고, VHDL 코딩과 FPGA에 의한 회로설계 검증에 관해 기술한다. IEEE 802.lla WLAN CODEC의 구조는 크게 데이터 보호를 위한 스크램블러/디스크램블러, 채널 에러에 대한 정보보호를 위한 Convolutional 부호기와 Viterbi 복호기로 구성된 채널 코덱, 그리고 연집에러를 랜덤 에러로 변화시키는 인터리버/디인터리버로 구성된다. 본 논문에서는, 이와 같은 CODEC의 각 부분을 하드웨어로 구현하기 위한 새로운 회로구성을 제안하고, 그 성능을 VHDL 코딩에 의한 시뮬레이션과 FPGA에 의한 하드웨어 검증 결과를 제시한다.