본 논문에서는 직접 변환 방식을 사용하는 RF 중계기에서 I/Q 불균형을 유발하는 파라미터를 분석하고 이를 추정하기 위한 방법에 대하여 연구하였다. 중계기에서는 RF 신호를 기저 대역으로 변환하는 수신단에서 실수부와 허수부의 진폭, 위상 불일치 및 필터 불일치가 발생하며 기저 대역 신호를 RF 신호로 변환하는 송신단에서 진폭과 위상의 불일치가 발생하게 된다. 이에 따라 중계기 구조에서 I/Q 불균형이 발생하는 요소를 순서대로 모델링 하고, 해당 파라미터를 추정하기 위한 송신단에서 수신단으로의 피드백 시험 구조를 제안하였다. 시험 송신 신호와 수신 신호의 비교를 통해 각 실수부와 허수부 신호 성분이 섞이면서 발생한 I/Q 불균형 요소를 추정할 수 있음을 기술하였으며, 추정한 파라미터를 이용하여 직접 변환 RF 중계기에서 I/Q 불균형 현상이 적절히 보상되었음을 확인하였다.
회전하는 동기 좌표계 d-q 변환을 이용한 단상 능동 전력 필터의 새로운 제어기를 제안하였다. 힐버트 변환기를 사용하여 $90{\circ}$의 위상차를 가지는 두 개의 교류 신호를 만든다. 이 신호들을 회전하는 동기 좌표계 d-q 변환을 이용하여 기본파 성분을 직류로 변환할 수 있고 따라서 고조파 검출이 용이하다. 순시 유효 전력의 평균값을 구한다. 역률 보상을 하므로 전원 전류는 전원 전압과 동위상이다. 단상에서의 전력 공식으로부터 전원 전류의 크기를 알 수 있다. 능동 전력 필터의 보상 전류의 기준 신호는 전원 전류의 기준신호에서 부하 전류를 빼주면 구할 수 있다. 새롭게 제안된 제어기에 히스테리시스 전류 제어기를 적용하여 시뮬레이션 하였다. 능동 전력 필터가 부하전류의 고조파와 무효전력을 보상하여 전원 전류가 전원전압과 동위상이 되고 전원전류가 정현파에 가깝게 되는 것을 확인하였다. 힐버트 변환기는 전대역 여파기를 사용하여 구현하였다.
본 논문에서는 지연시간 최소화를 위한 고속 데이터 광 전송용 ADC 개발에 관한 연구를 진행하였다. 기존 광 중계기의 전송 방식은 데이터 신호 변환에서 $6{\mu}s$이상의 지연시간을 갖고 있어 고속 데이터 전송 및 신호 변환에 제한을 받고 있으므로 이를 직접 변환 방식을 이용하여 데이터 신호 변환 시 지연시간을 $2{\mu}s$ 이내로 줄이는 새로운 기술의 개발이 요구된다. 이동통신 LTE, LTE advanced 등의 서비스 전송망 구축에 필요한 신호변환 부품 핵심기술의 발전이 요구되고 있으므로, 본 논문에서는 신호변환 단계에서 지연시간을 획기적으로 줄일 수 있는 기술을 적용하여 $3{\mu}s$의 지연시간을 갖는 ADC를 개발하였다.
신호처리의 목적은 신호를 변형하여 우리가 원하는 형태로 만드는 것으로 신호를 변환시키는 장치 즉 시스템이 신호에 응답하여 다른 형태의 신호를 만들어 내는 것을 신호처리라 한다. 현재는 음성신호 처리시에 대부분 입력시호인 아날로그 신호(Analog Signal)를 표본화(Sampling)하고 양자화(Quantizing)하여 디지털 신호(Digital Signal)로 변환한 후 필요한 신호처리를 수행한다. 디지털 신호를 처리하므로써 정확성, 신뢰성, 처리속도를 증가시키게 되고 전자시스템(Electronic System)의 크기를 줄일 수가 있다. (중략)
링 발진기를 이용한 온도센서를 공급전압 1.5volts를 사용하여 0.18㎛ CMOS 공정으로 설계하였다. 온도센서는 온도가 변화하더라도 일정한 출력주파수를 가지는 링 발진기와 온도가 증가하면 출력주파수가 감소하는 링 발진기를 이용하여 설계하였다. 온도를 디지털 값으로 변환하기 위해 온도에 무관한 링 발진기의 출력 신호는 카운터의 클럭 신호로 사용하였으며, 온도에 따라 변화하는 링 발진기의 출력신호는 카운터의 인에이블 신호로 사용하였다. 설계된 회로의 HPICE 시뮬레이션 결과 회로의 동작온도가 -20℃에서 70℃까지 변화할 때 온도 에러는 -0.7℃에서 1.0℃ 이내였다.
본 연구에서, Daubechies'Mother Wavelet를 이용한 이산 웨이블렛 변환(Discrete Wavelet Transform)에 기초한 새롭고 효과적인 특정추출방법을 제안하였다. 특정추출을 이용하여 응용방향을 설명하고 또는 통계적 파라메터의 평가를 행하였다. 본 연구에서는 다음과 같은 몇 가지 사실을 알 수 있었다. 1. 시스템에서 발생된 (인가전압이 0[V]) 노이즈라 볼 수 가있는 렌덤노이즈(Random Noise)를 디지털필터인 FIR(Finite Impulse Response)필터를 통하여 상당한 노이즈를 억제할 수가 있었다. 2. 이산 웨이블렛 변환 시 레벨 1~4까지 변환한 결과 최적의 변환상태 Level-3을 기준으로 하였다. 3. 특정추출 파라메터는 음향방출신호의 최대값, 평균값, 분산, 왜도, 첨쇄도를 특정추출파라메터로 이용하였다. 4. 특정추출 결과를 이용하여 전체 열화시간 중 대표적 음향방출신호 중 초기열화신호, 중기열화신호, 말기열화신호를 얻을 수 있었다. 이런 특정추출을 통하여 변압기열화상태를 진단할 수 있는 가능성을 확인 할 수가 있었다.
초음파 Hyperthermia를 이용한 치료는 정상세포에 열적 손상을 주지 않으면서 종양 부위만을 적당한 온도로 가열하여야 하며 따라서 종양세포와 정상세포에 대한 정확한 초음파 세기조절이 필요하 게 된다. 본 논문에서는 초음파 Hyperthermia 용 변환기로서 초점거리와 가열범위를 전자적으로 쉽게 조절할 수 있는 동심환 배열 변환기를 설계하였으며 컴퓨터 모의 실험을 통해 그 성능을 예측하였다. 설계된 변환기는 유효직경 118mm, 동작주파수 320kHz 이며 배열 요소의 수는 12개이다. 그리고 이와 같은 동심환 변환기를 동작시키기 위해 카운터를 이용한 디지털 위상 조절 회로를 설계 제작하였으며, 실험 결과, 위상차를 갖는 신호를 발생시킬 수 있었다.
본 논문에서는 영한 음차 변환을 이용한 음성인식 및 합성기를 구현하였다. 음성인식의 경우 CV(Consonant Vowel), VCCV, VCV, VV, VC 단위를 사용하였다. 위의 단위별로 미리 구축된 모델을 결합함으로써 무제한 음성인식 시스템을 구축하였다. 따라서 영한 음차 변환을 이용하게 되면 인식 대상이 영어단어일 경우에도 이를 한글 발음으로 변환한 후 그에 해당하는 모델을 생성함으로써 인식이 가능하다. 음성 합성기의 경우 합성에 필요한 한국어 음성 데이터 베이스를 구축하고, 입력되는 텍스트에 따라 이를 연결하여 합성음을 생성한다. 영어가 입력될 경우 영한 음차 변환을 이용하여 입력된 영어발음을 한글로 바꾸어 준 후 입력하게 되므로 별도의 영어 합성기 없이도 합성음을 생성할 수 있다.
본 논문은 A/D 변환기(Analog-to-Digital Converter) 회로에서 신호선의 터미네이션 조건이 crosstalk에 의해 왜곡되기 쉬운 특성을 가지며 동작 주파수가 높아짐에 따라 이에 대한 주의가 더욱 요구된다. 그중에서도 아날로그 신호인 입력 신호와 레퍼런스 전압 신호는 crosstalk에 의해 왜곡되기 쉬운 아날로그 신호이면서, A/D 변환 전체의 동작 성능을 좌우하는 신호들이다. 이 두 신호들은 각각의 회로 구성에 따라 독특한 터미네이션 조건을 가지므로 본 논문에서는 주파수 영역에서 임피던스 불일치 조건을 고려한 crosstalk를 모델링하고 해당 터미네이션 조건이 crosstalk에 미치는 영향을 확인한다. 먼저, A/D 변환기 회로에서 두 신호의 회로 구성을 파악한 후 near-end와 far-end에서 임피던스 불일치를 고려한 crosstalk 모델을 유도한다. 유도한 crosstalk 모델을 이용하여 입력 신호의 near-end와 터미네이션 임피던스 불일치와 레퍼런스 전압 신호의 far-end 커패시턴스 터미네이션이 crosstalk에 미치는 영향을 예측하고, 실험을 통해 예측 결과를 확인한다. 신호선으로는 가장 널리 사용되는 microstrip 구조를 사용하였으며 skin effect에 의한 손실 증가를 반영하였다.
본 논문에서 설계된 시스템은 ${\pm}2.5\;V$ 또는 +5 V의 환경에서 40 MS/s의 샘플링 속도로 약 70 mW의 정전력을 소비하는 고속 신호 처리용 CMOS 10 비트 파이프라인 A/D 변환기이다. 제안된 A/D 변환기는 각 단 사이의 신호를 빠르게 처리하고, 비교기 옵셋에 대한 넓은 보정 범위를 허용하기 위해 단당 1.5 비트 구조를 사용하였다. 고속 저전력 파이프라인 A/D 변환기의 설계를 인해 특별한 성능을 가진 연산 증폭기를 필요로 함에 따라 기존의 폴디드-캐스코드 구조를 기본으로한 이득 향상 구조의 연산 증폭기를 설계하였다. 특히, 연산 증폭기 자동 설계 도구인 SAPICE의 자체 개발로 최적의 성능을 가진 연산 증폭기를 구현하였다. 그리고 신호 비교 시에 소비되는 전력을 감소시키기 위해 정전력을 거의 소비하지 않는 비교기를 채용하였다. 제안된 A/D 변환기는 $1.0{\mu}m$ n-well CMOS 공정을 이용하였으며 ${\pm}0.6$ LSB의 DNL, +1/-0.75 LSB의 INL, 그리고 9.97 MHz의 입력 신호에 대해 56.3 dB의 SNDR의 특성을 보였다.
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[게시일 2004년 10월 1일]
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