• Proceedings of the KIEE Conference
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• 2007.07a
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• pp.1801-1802
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• 2007

자기 연관 시계열 신경망을 이용하여 식각종말점 패턴-기반 플라즈마 상태를 진단하는 방법을 제안한다. 식각종말점 패턴은 Oxide 박막의 식각공정 중 Optical Emission Spectroscopy를 이용하여 수집하였으며, 역전파 신경망을 이용하여 진단 모델을 개발하였다. 진단 모델은 단일 신경망과 모듈러신경망을 이용하여 개발하였으며, 비교평가결과 모듈러 신경망이더 우수한 성능을 보였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2009.02a
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• pp.254-254
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• 2009

• Proceedings of the KIEE Conference
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• 2007.07a
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• pp.325-326
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• 2007

Auto-Cross 시계열 신경망을 이용하여 식각 종말점을 예측하는 모델을 개발하였다. 식각 종말점 신호는 광방사분광기 (OES)를 이용하여 수집하였다. 기준 신호에 대한 예측모델을 개발한 후, 나머지 신호들로 테스트해 그 결과를 비교 분석하였다. 시계열 예측모델은 실제 신호가 제공하지 못하는 EEP 시간대를 제공하였다. 실제신호와 시계열 예측 모델을 병행해 운용할 경우 EEP 탐지 성능의 증진이 기대된다.

• ICROS
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• v.4 no.4
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• pp.41-44
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• 1998

이 글에서는 플라즈마 식각공정의 진행에 있어서 중요한 EPD제어기법과 파라미터 최적화에 대해 서술하였다. 또한 플라즈마 응용 식각장비의 발전경향과 다중체널 제어기의 개발에 대해서도 알아보았다. 현재의 연구는 기존의 장비를 이용하여 회로를 보다 미세화하고자 하는 연구와 새로운 장비의 개발을 통한 고집적화로 구분할 수 있다. 또한 제품의 가격 경쟁력을 위해서 웨이퍼의 대구경화가 일반적인 추세이다. 웨이퍼의 대구경화는 불균일도의 극복을 위해 새로운 제어와 보다 향상된 EPD기법을 필요로 한다. 따라서 기존의 제어기법을 향상시키려는 노력과 새로운 검출기법에 대한 연구도 지속적으로 진행되고 있다.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.18 no.3
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• pp.206-211
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• 2005

The device makers want to make higher density chips on the wafer through scale-down. The change of WSix/poly-Si gate film thickness is one of the key issues under 100 nm device structure. As a new device etching process is applied, end point detection(EPD) time delay was occurred in DPS+ poly chamber of Applied Materials. This is a barrier of device shrink because EPD time delay made physical damage on the surface of gate oxide. To investigate the EPD time delay, the experimental test combined with OES(Optical Emission Spectroscopy) and SEM(Scanning Electron Microscopy) was performed using patterned wafers. As a result, a EPD delay time is reduced by a new chamber seasoning and a new wavelength line through plasma scan. Applying a new wavelength of 252 nm makes it successful to call corrected EPD in WSix/poly-Si stack-down gate etching in the DPS+ poly chamber for the current and next generation devices.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 1999.05a
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• pp.211-213
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• 1999

In this paper, we documented the controlling oxide removal amount on the pattern wafer using removal rate and removal thickness of blanket wafer. There was the strong correlation relationship for both(correlation factor:0.7109). So, we could confirm the repeatability as applying for STI CMP process from the obtained linear formular. As the result of repeatability test, the difference of calculated polishing time and actual polishing time was 3.48 seconds based on total 50 lots. If this time is converted into the thickness, it is from 104$\AA$ to 167$\AA$. It is possible to be ignored because it is under the process margin.