• 한국음향학회지
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• 제12권4호
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• pp.32-38
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• 1993

2-D FIR 필터를 시스토릭 어레이 구조로 실현하는 방법을 제시하였다. 시스토릭 어레이는 1-D FIR 필터로 부분 실현한 후 병렬연겨랗여 구현하였다. 부분 실현한 시스토릭 어레이의 마지막 입력신호를 다음 단의 입력에 직접연결시킴으로써 입력 지연에 사용되는저장요소를 절약 시킨다. 1-D 시스ㅏ토릭 어레이는 지역통신 접근에 의해 DG를 설계한 후 SFG로으ㅟ 사상을 통해 유도하였다. 유도된 SFG는 DG의 노드가 보다 적은수의 PE에 사상됨으로써 PE의 이용률을 개선할 수 잇다. 유도된 구조는 매우 간단하며, 입력 샘플이 공급되어지면 매 샘플링 기간마다 새로운 출력을 얻는 매우 SHB은 데이터 비율(data rate)을 갖는다. 시스토릭 어레이는 규칙적이고, 모듈성이며, local interconnection, highly synchronized multiprocessing 의 특징을 갖기 때문에 VLSI 실현에 매우 적합하다. PE 셀 구조는 높은 처리율, 최소 계산시간과 최소 파이프라인 주기를 갖도록 설계하였다.

• The Journal of the Acoustical Society of Korea
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• 제12권1E호
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• pp.39-47
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• 1993

2-Dimension IIR 디지털 필터를 시스토릭 어레이 구조로 실현하는 방법을 보였다. 시스토릭 어레이는 1-D IIR 디지털 필터로 부분 실현한 후 종속연결하여 구현하였다. 부분 실현한 시스토릭 어레이의 종속 연결은 신호 지연에 사용되는 요소를 감소 시킨다. 여기서 1-D 시스토릭 어레이는 local communication 접근에 의해 DG를 설계한후 SFG로의 사상을 통해 유도하였다. 유도된 구조는 매우 간단하며, 입력 샘플이 공급되어지면 매 샘플링 기간마다 새로운 출력을 얻는 매우 높은 데이터 처리율을 갖는다. 2-Dimension IIR 디지털 필터를 시스토릭 어레이로 실현함으로써 규칙적이고, modularity, local interconnection, 높은 농기형 다중처리의 특징을 갖기 때문에 VLSI 실현에 매우 적합하다. 또한 PE셀의 승산기 설계에서는 modified Booth's 알고리즘과 Ling's 알고리즘에 기초를 두고 고도의 병렬처리를 행할수 있도록 설계하였다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1997년도 종합학술발표회논문집
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• pp.221-231
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• 1997

본 논문에서는 고속 멱승을 위한 모듈라 곱셈기를 시스토릭 어레이로 설계한다. Montgomery 알고리듬 및 시스토릭 어레이 구조를 분석하고 공통 피승수 곱셈 개념을 사용한 변형된 Montgomery 알고리듬에 대해 시스토릭 어레이 곱셈기를 설계한다. 제안 곱셈기는 각 처리기 내부 연산을 병렬화 할 수 있고 연산 자체도 간단화 할 수 있어 시스토릭 어레이 하드웨어 구현에 유리하며 기존의 곱셈기를 사용하는 것보다 멱승 전체의 계산을 약 0.4배내지 0.6배로 감소시킬 수 있다.

• 정보보호학회논문지
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• 제9권1호
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• pp.135-146
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• 1999

공개 키 암호 시스템에서의 주 연산은 멱승 연산이며 이는 모듈라 곱셈의 반복으로 이루어져 있다. 본 논문에서는 고속 모듈라 곱셈을 위해 Montgomery 알고리듬에 기반한 선형 시스토릭 어레이 곱셈기를 제안하고 이를 설계하였다. 제안 곱셈기는 각 처리기 내부 구조를 간소화할 수 있어 기존 곱셈기에 비해 하드웨어 설계에 필요한 논리 게이트를 약 14%정도 줄일 수 있을 뿐만 아니라 모듈라 곱셈 속도를 약 20%정도 감소시킬 수 있다.

• 한국통신학회논문지
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• 제29권11C호
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• pp.1518-1526
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• 2004

본 논문은 확장 QR-RLS 알고리즘을 이용한 시스토릭 어레이 구조를 갖는 적응 결정 궤환 등화기에 대해서 소개한다. 무선 이동 통신 시스템의 경우 빠른 시변환 채널로 인해 고속의 수렴 특성을 갖는 등화기가 필수적으로 요구된다. 최근에 이러한 성질을 만족하는 QR-RLS 알고리즘 기반의 등화기가 소개되었으며, RLS 알고리즘이 갖는 높은 수렴 속도와 시스토릭 어레이의 병렬 파이프라인 형태로 구현 가능함으로 인해 계산상의 높은 효율성을 가진다. 그러나 일반적인 QR-RLS 알고리즘은 별도의 등화기 가중치 추출과정을 필요로 하며, 이로 인해 적응 처리 과정을 완전한 파이프라인 형태로 수행하기는 어렵다. 본 논문에서는 확장 QR-RLS 알고리즘을 기반으로 제곱근 연산을 배제한 계산과정을 통해 채널 출력의 입력으로부터 가중치 갱신까지 완전환 파이프라인 방식으로 처리가 가능한 시스토릭 어레이 구조의 결정 궤환 등화기를 소개한다.

• 한국음향학회지
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• 제22권1호
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• pp.1-6
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• 2003

본 논문에서는 시스토릭 어레이 구조를 갖는 선택적 최소분산 비왜곡응답 (MVDR) 및 최소자승 회귀기법 (RLS) 빔형성기법에 대한 성능 분석을 하였다. 원하는 사용자 신호와 잡음을 포함한 스냅샷 벡터들이 어레이 안테나에 입사되는 경우, 수신신호의 품질을 향상시키기 위해서 MVDR 및 RLS 알고리즘을 이용한 빔형성기법이 적용될 수 있다. 이를 통해 채널 용량을 증가시키기 위해 각 안테나 소자의 출력에 복소 가중치를 곱하여 원하는 사용자 신호방향으로 안테나의 빔을 형성하도록 하여 원하는 신호의 다중경로 성분들은 강조하고, 간섭 성분들의 입사 방향들로는 널을 발생시켜 다중간섭과 잡음에 대한 전력을 상대적으로 감소시키는 공간필터링 효과를 얻을 수 있다. 본 논문에서는 이러한 공간 필터 역할을 하는 MVDR기법과 RLS 기법을 병렬처리를 통해 수행할 수 있는 시스토릭 어레이 구조의 MVDR 및 RLS 빔형성기법에 대하여 소개하며, 이를 다중 경로와 다중 접속 간섭이 존재하는 채널 환경에 적용하여 수신 성능을 분석하였다. 컴퓨터 모의 실험을 통하여 제안된 시스토릭 어레이 구조의 빔 형성기법을 적용한 공간필터의 우수성을 보여주기 위해 사용자 증가에 따른 BER (Bit Error Rate) 곡선과 빔패턴을 제시하였고, 기대치와 실험치가 잘 부합됨을 확인하였다.

• 전기전자학회논문지
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• 제24권3호
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• pp.797-802
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• 2020

본 논문에서는 base-4 시스토릭 어레이 FFT 프로세서에서 사용되는 여러 메모리를 하나의 메모리로 공유함으로써 기존 보다 작은 메모리 면적의 FFT 프로세서의 설계 및 구현 결과를 제시한다. 메모리를 공유하여 면적이 줄어드는 장점이 생겼으며, 데이터의 입출력이 하나의 메모리에서 진행되므로 데이터의 흐름이 단순해졌다. 제시한 FFT 프로세서를 FPGA 디바이스 상에서 구현 및 검증하였으며, 구현 결과 4096-point FFT 기준 51,855개의 CLB LUT, 29,712개의 CLB registers, 8개의 block RAM tile과 450개의 DSP로 구현되었고, 최대 동작 주파수는 150MHz 인 것을 확인했으며 특히, 기존 base-4 시스토릭 어레이 구조 대비 메모리 면적이 65% 감소 가능함을 확인하였다.

• 한국통신학회논문지
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• 제21권2호
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• pp.313-325
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• 1996

This paper presents a new architecture for full-search block-matching motion estimation. The architecture is based on linear systolic arrays. High speed operation is obtained by feeding reference data, search data, and control signals into the linear systolic array in a pipelined fashion. Input data are fed into the linear systolic array at a half of the processor speed, reducing the required data bandwidth to half. The proposed architecture has a good scalability with respect to the number of processors and input bandwidth when the size of reference block and search range change.

• 전자공학회논문지C
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• 제35C권3호
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• pp.24-31
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• 1998

This paper presents a pipeline high-level synthesis tool for designing trace-back systolic array viterbi decoder. It consists of a dta flow graph(DFG) generator and a pipeline data path synthesis tool. First, the DFG of the vitrebi decoder is generated in the from of VHDL netlist. The inputs to the DFG generator are parameters of the convolution encoder. Next, the pipeline scheduling and allocationare performed. The synthesis tool explores the design space efficiently, synthesizes various designs which meet the given constraints, and choose the best one.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1503-1506
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• 1987

This paper proposes the self test method for 16 point FFT processor with systolic array architecture. To test efficiently and solve the increased hardware problems due to built-in self test, we change the normal registers into Linear Feedback Shift Registers(LFSR). LFSR can be served as a test pattern generator or a signature analyzer during self test operation, while LFSR a ordering register or a accumulator during normal operation. From the results of logic simulation for 16 point FFT processor by YSLOG, the total time is estimated in about. 21.4 [us].