OFDM 시스템은 부반송파의 직교성을 이용하는 특징으로 인하여 신호치 시간동기 및 주파수동기가 맞지 않은 경우 수신신호를 정확히 복조하기가 거의 불가능하다. 보호구간(Guard Interval)은 신호의 데이터 구간 일부분을 복사하여 심볼의 앞에 추가하는 CP(Cyolic Prefix)방식을 사용하고 있으며, 채널에서 발생하는 ISI(InterSymbol Interference)를 흡수하는 중요한 역할을 한다. 본 논문에서는 시간동기에 사용되어지는 보호구간을 여러 부구간으로 나눈 후, 이를 이용하여 심볼 타이밍 동기를 추정하고자 한다. 제안된 방법은 기존의 방법에 비해 성능의 손실없이 많은 계산량을 줄이는 방법으로서 수신기의 구조를 단순화시킬 수 있다. 여러 채널 환경에서의 모의 실험을 통해 제안한 방법과 기존의 방법을 비교하였다.
최근 임베디드 시스템이 이용되는 이동체나 자동화 공장에서 각 디바이스들간의 분배된 작업이 정확한 시간에 맞추어 작동 할 것을 요구하고 있어 시간 동기화는 중요하게 인식되고 있다. 각각의 시스템은 자기의 시계를 가지고 처리되기 때문에 이들간의 시간 정보의 오차를 적게 하여야 한다. 이에 본 논문에서는 SNTP 프로토콜을 이용해 타임서버로부터 시간의 단위를 정하여 단위 간격마다 시간을 여러 번 확인하여 오차를 조정하고, 실험을 통해 평균오차와 최대오차를 구하여 시간 동기화 시점을 확인하였다. 이를 통해 시간 동기화 시점을 미리 조정하여 다음 장치들 간의 통신 시점에서 동기화를 할 경우 오차를 줄이는 방법을 제안한다. 본 논문에서 제안한 방법을 Rabbit Board 6700 으로 구현하고 검증하여 이를 시간적 정밀함이 요구되는 응용분야에 적용할 수 있게 한다.
주파수도약 대역확산 통신은 열악한 채널조건하에서도 송수신기간 서로 약속된 의사 불규칙적인 케리어 주파수의 도약을 위한 정화한 주파수동기가 요구된다. 기존의 주파수도약 통신의 초기동기는 몇 개의 주파수 셑이 정해진 기간 동안 여러 번 반복하여 전송되는 다중주파수도약 동기방법(MFHS)이 사용되었다. 그러나, 동기주파수 전송시간이 길기 때문에 수신기의 동기획득시간이 길고 의도하지 않은 사용자에게 동기정보가 쉽게 누출될 우려가 있었다. 이러한 문제를 풀기 위하여 본 논문에서 적응동기 방법이 제안되었다. 적응동기 방법은 동기주파수의 개수와 반복 전송 횟수를 채널 상태에 따라 가변적으로 변경시킴으로서 통기소요시간을 줄이고 동기진보의 노출가능성을 최소화하는 방법이다. 성능분석을 통해 동기소요시간을 0.5초 수준에서 0.2초 수준으로 줄이고 재밍이나 간섭 영향을 46%까지 감소시킬 수 있음을 확인하였다.
비동기 W-CDMA를 위한 셀 탐색 방법은 슬롯 동기 과정(stage 1), 그룹 확인 및 프레임 동기 과정(stage 2), 긴 코드 동기 과정(stage 3)으로 구성되어있다. 특히 이동국에 전력이 처음 들어왔을 때 수행되는 셀 탐색을 초기 셀 탐색이라 한다. 초기 셀 탐색에서는 이동국의 초기 주파수 오차와 시간 오차에 의해 성능이 저하된다. 본 논문에서는 이러한 동기 오류 중 초기에 클럭 발생기에 의해 유발되는 시간 오차를 보상해주기 위해 시간 동기 블록을 적용한 초기 셀 탐색 방법을 제안한다. 제안된 방식에서는 시간 동기 블록이 슬롯 동기 과정에서 할당된 슬롯 시작점을 기준으로 동기 추적 과정을 수행하므로 stage 2와 stage 3에서의 시간 오차를 보상하게 된다. 제안된 초기 셀 탐색 방법을 사용할 경우, 시스템의 시간 오차가 ${\pm}T_c$/2일 때, 기존 방식보다 최대 1.5dB의 성능 향상을 얻을 수 있었다.
본 논문에서는 보간 방식을 사용하는 OFDM 전송방식 통신 시스템에 적합한 새로운 심볼 시간동기 처리 방법 제시한다. 제안된 방법은 다음과 같은 과정을 거친다. 먼저, 수신되는 포락선 신호의 평균 전력을 연속적으로 측정함으로서, 대략적인 심볼 시간동기절차를 수행한다. 이 절차에 의해, 동기가능여부에 대한 판정을 한다. 만약 동기가 가능하다고 판단되는 경우, 이어서, 짧은 길이의 훈련신호와 수신된 포락선신호간의 상관성을 측정하는 방법을 사용하여, 정확한 심볼 동기과정을 수행하도록 한다. 마지막으로, 긴 훈련 신호를 사용한 주파수 동기절차를 수행하도록 하는데, 이것은 심볼 시간 동기 과정에서 발생되는 미세한 심볼 동기 오차에 의한 성상도의 회전 효과를 교정 할 수 있도록 하기 위함이다. 시뮬레이션 결과로부터, 제안된 동기방법이 주파수 선택적 페이딩 채널 하에서도 우수한 동기특성을 제공함을 알 수 있다.
현재 변전소 자동화의 국제표준으로 대두되고 있는 IEC61850은 스테이션 버스뿐만 아니라 프로세서 버스까지도 표준화된 통신 기술을 채용하였고, 자동화에 필요한 모델을 제시하고 있다. 본 연구에서는 IEC61850 프로세서 레벨에서 정밀한 시간동기화를 구현하기 위해 필요한 동기화 기술을 고찰하였다. 이와 더불어 전통적인 시간동기화 프로토콜인 NTP 및 최근 새롭게 개발된 시간동기화 프로토콜인 IEEE1588 프로토콜을 분석하고 실제로 이더넷 기반의 IEC61850 프로세서 레벨에서의 시간 동기화를 수행하였다.
분산 환경의 계측 및 제어 시스템에서 분산된 디바이스들의 복잡한 동기화 구조를 해결하기 위한 기술의 필요성이 요구되며 그러한 분산시스템 환경에서 시간 동기화를 위해 IEEE 표준인 정밀 클럭 동기화 프로토콜(Precision Clock Synchronization Protocol)을 사용함으로써 문제를 해결 할 수 있다. 본 논문에서는 정확한 시간 동기화를 계측하기 위해 지연 요청-응답(Delay Request-Response) 메커니즘을 이용하여 IEEE 1588v2 PTP를 계측하고 제어 할 수 있는 기능을 BlueScope BL6000A에 구현하였다.
일반적으로 센서 네트워크는 라우팅 트리를 구축한 후에 시간 동기화를 수행한다. 이로 인하여 시간 동기화가 늦어지고 교환하는 패킷이 증가하여 에너지를 많이 소모하는 문제를 유발한다. 본 논문에서는 한 번의 플러딩 과정으로 라우팅 트리를 구축하고 이와 동시에 시간 동기화를 수행하는 TSRA (Time Synchronization Routing Algorithm) 알고리즘을 제안한다. 라우팅 패킷에 패킷 수신 시간과 패킷 전송시간을 추가하여 두 노드간 시간 차이를 구하고, 시간 차이를 전송함으로써 노드들 간의 시간 동기화를 구현한다. 시뮬레이션에 의하여 제안하는 알고리즘은 기존의 동기화 알고리즘인 TPSN과 동등한 수준의 정확도를 보이면서 동기화 속도 및 에너지 소모 면에서 우수하다는 것을 입증하였다.
본 논문에서는IEEE802.11a 표준 무선 랜(WLAN) 시스템에 적용하기 위한 시간동기(timing synchronization) 검색시스템을 제안한다. IEEE802.11a표준을 이용한 WLAN에서는 수신된 신호와 상관계수들과의 상호상관을 이용하여 시간동기를 검색하는데, 이때 수신단의 시간동기를 위한 상관기의 상관계수는 짧은 훈련심볼(short training symbol)을 사용한다. 본 논문에서 제안하는 시스템에서는 시간동기시스템의 복잡도를 줄이기 위해 상관기의 상관계수를 2$^{i}$ 형태를 가지는 값들로 양자화 하여 사용한다(i는 정수값). 2$^{i}$ 형태의 양자화 값을 사용하면, 상관기를 구성하는 기능 중 곱셈기능을 i-비트 쉬프터(i-bit shifter)를 이용하여 단순화시킬 수 있다. 본 논문에서는 i-비트 쉬프터와 덧셈기로 구성된 상관기를 이용한 시간동기 시스템의 성능을 검토하기 위해, 백색 가우시안 잡음(AWGN)과 레일레이 페이팅(Rayleigh fading) 채널 하에서 기존 방식들과의 성능을 비교하였다. 본 연구에서 제안한 방식과 기존 방식을 비교한 결과 기존 방식과 비슷한 성능을 유지하면서도. 기존 방식에 비 해 90%가량의 하드웨어 복잡도 감소 효과가 있음을 확인하였다.
본 논문에서는 주파수 도약 대역 확산시스템에서 빠른 주파수 도약 패턴을 발생시키며 이에 따른 수신기 동기회로에 관한 연구이다. 고속의 PN 초기동기를 달성하기 위한 정합필터 방식에서 기존의 동기회로 구조로부터 상관기의 개수를 2개로 줄이고 초기동기를 위한 짧은 도약패턴(hoping prefix)을 몇 개의 부 패턴(sub prefix)으로 나눈다. 각기 상이한 주파수 도약패턴에 의하여 PN코드 시작시각에 대한 정보를 보내 이 정보를 이용하여 빠른 동기 획득을 이루게 하며 검출의 신뢰도를 높일 수 있는 고속의 초기동기 회로를 제안하였다. 또한 디지털 주파수 합성기를 사용하여 빠른 주파수 도약을 위한 PLL 구현이 가능함을 분석하였다. 즉, 주파수 스텝(${\Delta}f$)이 1.5MHz이상이면 settling 시간이 $30{\mu}s$정도가 되므로 빠른 주파수 도약을 위한 PLL의 구현이 가능함을 보였다. 결국 동기시간 단축에 있어서 가장 큰 영향을 미치는 것은 주파수 합성기의 빠른 주파수 획득시간과 동기회로의 초기동기 획득시간임을 알 수 있었다.
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[게시일 2004년 10월 1일]
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