• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2014.11a
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• pp.118-121
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• 2014

최근 UHD급 디스플레이 장치가 등장하면서 이에 대한 코덱 및 영상 처리 기술들이 개발되고 있다. 그 중 UHD급 콘텐츠 부재에 따른 비디오 스케일러의 역할은 더욱 중요해졌다. 기존에 연구되어 시중에서 사용되고 있는 1차, 3차 보간법들과 함께 좀 더 향상된 효과를 보이는 스케일러 방법, 하드웨어 스케일러 구현을 고려하여 제안된 스케일러 방법들을 다양한 기준으로 분석하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.20-20
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• 2009

치아의 치석제거 및 치골절삭에 사용되는 초음파 스케일러는 일반적으로 마그넷형과 압전형으로 구분할 수 있으며, 최근에 들어 소형화, 저전력, 정밀성, 저비용 등의 장점으로 인해 압전형이 주로 사용되고 있다. 국내의 대부분의 치과에서 한 대 이상 운용되는 초음파 스케일러는 대부분 유럽 제품으로며, 국내에서는 이를 대체하기 위한 제품이 출시되고 있으나 아직까지 유럽 제품에 비해 출력강도, 정밀도 등에서 성능이 모자란 현실로 시장에서 외면 받고 있다. 본 연구에서는 앞서 언급한 압전 초음파 스케일러에 대한 체계적인 연구를 진행하여 외국에 비해 상대적으로 성능이 떨어지는 초음파 스케일러의 성능을 개선하고자 하였다. 이를 위하여 스케일러의 진동 발생부, 즉 압전 세라믹과 SUS 재질의 head, tail 부로 구성된 진동발생부의 최적구조톨 도출하기 위하여 유한요소 해석을 실시하였으며, 스케일러의 중심주파수 28kHz에서 최대 출력이 발생할 수 있는 구조를 도출하였다. 스케일러의 Head 와 Tail 부문의 두께와 직경, 길이 변화에 따른 중심주파수 및 출력 변위의 경향분석을 실시하였으며, 이상의 결과를 바탕으로 실제 스케일러를 제작하여 시뮬레이션의 유효성을 검증하였다. 이상의 과정으로 거쳐 개발된 압전 초음파 스케일러는 다양한 Tip 종류의 영향을 최소화할 수 있으며, 중심주파수는 28~30kHz 에서 뛰어난 성능을 나타내어 기종 유럽제품의 성능을 앞지르는 특성을 확보할 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.47 no.6
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• pp.22-34
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• 2010

Existing image scalers generally adopt simple interpolation methods such as bilinear method to take cost-benefit, or highly complex architectures to achieve high quality resulting images. However, demands for a low power, low cost, and high performance image scaler become more important because of emerging high quality mobile contents. In this paper we propose the novel low power hardware architecture for a high quality raster scan image scaler. The proposed scaler architecture enhances the existing cubic interpolation look-up table architecture by reducing and optimizing memory access and hardware components. The input data buffer of existing image scaler is replaced with line memories to reduce the number of memory access that is critical to power consumption. The cubic interpolation formula used in existing look-up table architecture is also rearranged to reduce the number of the multipliers and look-up table size. Finally we analyze the optimized parameter sets of look-up table, which is a trade-off between quality of result image and hardware size.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2015.07a
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• pp.173-176
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• 2015

최근 고화질 영상의 수요가 증가함에 따라, UHD급 디스플레이의 디지털 기기가 등장하기 시작했다. 하지만 기존의 스케일러 모듈에 사용된 보간법들로는 기존의 저해상도의 영상 콘텐츠로부터 고품질의 영상을 획득하기가 어렵다. 따라서 본 논문에서는 고품질의 영상을 획득 가능한 초고해상도 영상에 적합한 스케일러를 제안한다.

• Journal of IKEEE
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• v.27 no.3
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• pp.296-302
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• 2023

As Multimedia industry has evolved, it has become possible to display resolutions in various formats. Therefore, the performance of a scaler algorithm that converts resolutions while maintaining high quality and its hardware implementation are important. Considering the hardware design of an image up/down scaler, this paper proposes a combinatorial scaler algorithm that uses modified bilinear interpolation in the vertical direction and bicubic interpolation in the horizontal direction to reduce the line memory burden. Through quantitative and qualitative evaluations, this paper compared the performance of the proposed algorithm with three other well-known algorithms, and also compared the hardware burden of its hardware implementation. This paper used a sinusoidal signal and eight typical images for performance evaluation.

• Transactions of the Korean Society of Mechanical Engineers A
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• v.41 no.1
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• pp.13-19
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• 2017

The use of ultrasonic surgery units and scalers are steadily increasing in the field of dentistry. Such units and scalers should be evaluated before they are commercialized because the mechanical performance and stability of equipment is crucial for patients. Hence, we created a hand-piece moving system that can test bone cutting and teeth scaling. The purpose of this study was to evaluate the teeth scaling performance of ultrasonic scaler unit. Additionally, we measured the temperature distribution and noise during the test. through an experimental test, we found that a high output of an Ultrasonic NX device can cause serious damage to the teeth surface, and it was not within range in heat generation distribution and noise test.

• Proceedings of the Korean Information Science Society Conference
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• 2011.06b
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• pp.290-293
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• 2011

치아 스케일링은 치아에 단단하게 결착된 치석을 제거하는 치과 시술로서 치아 우식 및 잇몸염증을 예방하는 중요한 시술이다. 특히 요즘에는 치료시간의 단축을 통한 효율성 증대의 목적으로 전기적 에너지를 미세한 진동에너지로 바꾸는 원리를 활용한 초음파 스케일링 기법이 많이 행해지고 있다. 하지만 치아 및 치석 확보에 따른 어려움으로 인해 스케일링 시술을 충분히 훈련하기란 쉽지 않다. 본 논문에서는 사용자가 가상현실을 통해 시각 및 촉각 피드백을 받으며 초음파 스케일링 시술을 훈련할 수 있는 치아 스케일링 시뮬레이션을 위한 알고리즘을 제안한다. 치아, 치석 및 잇몸의 볼륨모델과 스케이러 팁을 구성하는 각 부문의 관통깊이를 이용한 햅틱 랜더링 기법을 적용하여 스케일러의 모양에 따른 햅틱 피드백을 생성하였다. 그리고 치아의 손상을 줄이기 위해 스케일러의 팁 부문이 치아 표면에 되도록 평형을 이루어야 한다는 점에 입각하여, 치석을 구성하는 복셀들의 치아 디스턴스필드 값 비교를 통해 치석과 치아 사이의 접착면을 추출하고 스케일러의 팁 부분과 충돌하는 추출된 집착면의 각도를 고려한 스케일링 알고리즘을 구현하였다. 또한 수동 스케일링과는 달리 초음파 스케일링은 초음파의 진동에너지에 의해 점진적으로 치아와 치석 사이의 결속력이 감소된다는 점에 착안하여 치아와 치석의 접착면을 구성하는 지점 사이의 거리에 따른 결속력 감쇠 모델을 고안하였다.

• Journal of Korea Multimedia Society
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• v.10 no.7
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• pp.838-845
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• 2007

In this paper, we propose a modified cubic convolution scaler for the enlargement or reduction of digital images. The proposed method has less computational complexity than the cubic convolution method. In order to reduce the computational complexity, we use the linear function of the cubic convolution and the difference value of adjacent pixels for selecting interpolation methods. We employ adders and barrel shifts to calculate weights of the proposed method. The proposed method is compared with the conventional one for the computational complexity and the image quality. It has been designed and verified by HDL(Hardware Description Language), and synthesized using Xilinx Virtex FPGA.

• Journal of IKEEE
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• v.28 no.1
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• pp.26-32
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• 2024

Recently, various video resolution formats have emerged, and digital devices have built in dedicated scaler chips to support them by enlarging or reducing the resolution of input videos. Therefore, the performance and hardware size of scaler chips are important. In this paper, the combinatorial interpolation scaler algorithm proposed by Han is used to design the hardware using the line memory structure with dual-clock proposed by Han and Jung. The proposed hardware is capable of real-time processing in QHD environments, designed using Verilog, and validated using Xilinx's Vivado 2023.1. We also verify the performance of Han's proposed algorithm with a quantitative numerical evaluation of the proposed hardware.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.37 no.2
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• pp.69-76
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• 2000

A dual-modulus prescaler divides the input signal by one of the moduli according to the control signal. In this paper, a new fast dual-modulus prescaler is proposed. The proposed prescaler has a ratioed-NOR structure different from a conventional ratioed-NAND structure. The proposed one can operate at a higher speed by using parallely connected NMOSs instead of using series-connected ones. HSPICE simulation results using HYUNDAI 0.65(m 2-poly 2-metal CMOS process parameters show that the maximum operating frequency of the proposed dual-modulus prescaler is 2.8㎓ with power consumption of 40.7㎽ at 5V supply voltage at $25^{\circ}C$. The proposed dual-modulus prescaler can be utilized for the frequency-synthesis in cellular radio front-ends.